[發明專利]一種抗功耗攻擊的安全可重構架構

有效

• 申請號: 201710373272.X
• 申請日: 2017-05-24
• 公開（公告）號: CN107203487B
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 曹鵬;申艾麟;吳江平;楊軍;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 饒欣

本發明公開了一種抗功耗攻擊的安全可重構架構，包括多行可重構陣列運算行、行控制器、通用寄存器堆、寄存器、輸入緩存、輸出緩存、可重構查找表、第一多路數據選擇器、秘密分享安全防護模塊和數據通路動態重構安全防護模塊；其中，可重構陣列運算行包括算術邏輯單元、數據置換網絡、數據載入單元和數據輸出單元；秘密分享安全防護模塊包括第二多路數據選擇器、異或操作模塊、數據緩存模塊和第一隨機數發生器；數據通路動態重構安全防護模塊包括第三多路數據選擇器、第四多路數據選擇器、第二隨機數發生器、第三隨機數發生器、第一延時數據通路和第二延時數據通路。本發明在保證安全性的同時能大幅降低面積和性能開銷。

技術領域

本發明涉及嵌入式可重構系統架構，特別是涉及一種抗功耗攻擊的安全可重構架構。

背景技術

信息時代密碼算法作為信息安全的基石常常擔當著保護敏感信息的職責。為了應對各種場合的加密需要，在加密效率與靈活性方面對密碼算法實現的載體提出了很高的要求。傳統上來說加密的實現形式主要有通用處理器實現和專用集成電路實現。然而，隨著應用領域對系統的性能、能耗、上市時間等指標需求的不斷提高，這兩種傳統實現方式的弊端就暴露出來。

通用處理器方法適用范圍廣，但是計算效率低，專用集成電路雖然可以提高計算速度和計算效率，滿足性能需求，但是ASIC器件的靈活性很差。

為了在靈活性和計算效率之間實現很好的權衡，可重構計算(reconfigurablecomputing)技術應運而生?？芍貥嬘嬎闶钱斍坝嬎銠C系統結構領域的發展趨勢之一，它的架構介于通用處理器和ASIC之間，并且綜合了二者長處。它通過對可重構設備進行配置，可以使之由一個通用的計算平臺轉化為一個專用的硬件系統，以完成具體的計算任務，相當于計算任務同時在時間和空間上展開，顯示出了應用的靈活性和很高的計算性能。

但可重構架構最終還是要以CMOS電路的形式呈現，就一定會受到旁路攻擊尤其是差分功耗攻擊的威脅。為了抵御差分功耗攻擊常常需要犧牲面積、性能等作為代價，但現有抗功耗攻擊方案很難在安全性和各種開銷之間達到很好的平衡。

發明內容

發明目的：本發明的目的是提供一種在保證安全性的同時能大幅降低面積和性能開銷的抗功耗攻擊的安全可重構架構。

技術方案：為達到此目的，本發明采用以下技術方案：

本發明所述的抗功耗攻擊的安全可重構架構，包括多行可重構陣列運算行、行控制器、通用寄存器堆、寄存器、輸入緩存、輸出緩存、可重構查找表、第一多路數據選擇器、秘密分享安全防護模塊和數據通路動態重構安全防護模塊；其中，可重構陣列運算行包括算術邏輯單元、數據置換網絡、數據載入單元和數據輸出單元；秘密分享安全防護模塊包括第二多路數據選擇器、異或操作模塊、第一數據緩存模塊、第二數據緩存模塊和第一隨機數發生器；數據通路動態重構安全防護模塊包括第三多路數據選擇器、第四多路數據選擇器、第二隨機數發生器、第三隨機數發生器、第一延時數據通路和第二延時數據通路；其中，所有可重構陣列運算行共用一個可重構查找表，可重構陣列運算行通過通用寄存器堆進行數據存儲、讀取和傳遞，相鄰兩行可重構陣列運算行之間通過數據載入單元、寄存器以及數據輸出單元相連，數據載入單元與輸入緩存、通用寄存器堆、上一行可重構陣列運算行的輸出、可重構查找表以及第一隨機數發生器相連，數據輸出單元與輸出緩存、通用寄存器堆、下一行可重構陣列運算行的輸入以及數據緩存模塊相連，最后一行可重構陣列運算行通過數據輸出單元、寄存器與第一行可重構陣列運算行的數據載入單元相連，行控制器用于控制數據置換網絡進行密碼算法中的移位操作以及控制算術邏輯單元進行算術邏輯操作，第一多路數據選擇器用于決定可重構查找表的查表地址，第二多路數據選擇器用于決定數據緩存模塊中數據的來源，第三多路數據選擇器用于決定可重構查找表查表前數據通路的長短，第四多路數據選擇器用于決定可重構查找表查表后數據通路的長短，第一延時數據通路用于動態改變可重構查找表查表前數據通路的長短，破壞功耗攻擊中查表前功耗跡的對齊，第二延時數據通路用于動態改變可重構查找表查表后數據通路的長短，破壞功耗攻擊中查表后功耗跡的對齊。