[發明專利]一種差分考比茲壓控振蕩器

有效

• 申請號: 201710366566.X
• 申請日: 2017-05-23
• 公開（公告）號: CN107248847B
• 公開（公告）日: 2020-11-10
• 發明（設計）人: 陳俊;文光俊
• 申請（專利權）人: 電子科技大學
• 主分類號: H03B5/36
• 分類號: H03B5/36
• 代理公司: 成都宏順專利代理事務所(普通合伙) 51227
• 代理人: 周永宏

本發明公開了一種差分考比茲壓控振蕩器，包括諧振電路、第一負阻電路、第二負阻電路和負阻增強電路。所述諧振電路為電感電容并聯諧振結構，其決定了振蕩器的振蕩頻率并提供頻率調諧的功能；第一負阻電路和第二負阻電路用于產生負阻，以抵消所述諧振電路的阻性損耗，從而產生穩定的振蕩輸出；所述負阻增強電路用于進一步提高振蕩器有源電路的負阻，縮短振蕩器的起振時間；所述諧振電路的兩個端口為差分振蕩信號的輸出端口。本發明可以在較低的電源電壓下輸出超過電源電壓的單端振蕩擺幅，并提供良好的相位噪聲性能；具備低電壓工作、高振蕩擺幅、低相位噪聲和短起振時間的特點。

技術領域

本發明屬于集成電路領域，特別涉及一種差分考比茲壓控振蕩器。

背景技術

壓控振蕩器(voltage-controlled oscillator，VCO)作為無線收發機中的關鍵部件之一，其對系統的性能起著至關重要的作用。壓控振蕩器的相位噪聲將會通過與帶外干擾的互易混頻、惡化信號的誤差矢量幅度以及抬升同時同頻全雙工系統的接收噪聲基底等方式降低系統的性能。

隨著互補金屬氧化物半導體(CMOS)工藝的特征尺寸的不斷縮小，MOS場效應晶體管(MOSFET)的耐壓能力也不斷降低，從而迫使芯片的電源電壓持續下降。然而，較低的電源電壓嚴重限制了壓控振蕩器的性能：首先，壓控振蕩器的振蕩幅度會受到電源電壓的限制，而壓控振蕩器的遠端相位噪聲(1/f²區域)反比于振蕩信號的功率，因此其遠端相位噪聲性能會惡化。其次，較低的柵源偏置電壓導致晶體管工作在亞閾值區，使得振蕩器的起振變得更加困難。最后，因為本振緩沖器需要給混頻器提供軌到軌的本振信號，而較低的壓控振蕩器振蕩擺幅會增大本振緩沖器的功耗。

考比茲壓控振蕩器由于其晶體管的脈沖工作模式而具有優異的相位噪聲性能，因此廣泛用于無線收發系統，一種典型的漏–源反饋差分考比茲壓控振蕩器結構如圖1所示。然而，該結構在低電壓工作條件下面臨起振困難的問題，而且振蕩器的輸出擺幅也受限于電源電壓。為了在低壓條件下提高振蕩器的輸出擺幅，目前主要的方法包括使用變壓器反饋技術和使用額外的電感。圖2(a)展示了一種基于變壓器反饋的低壓交叉耦合NMOS壓控振蕩器結構，其中NMOS晶體管的漏極和源極均有電感，因此其漏極電壓和源極電壓均可以超過電源軌，從而達到提高振蕩擺幅、降低相位噪聲的目的。由于片上變壓器的建模較為復雜，這增大了該結構的電路設計難度。圖2(b)展示了一種增強擺幅的差分考比茲壓控振蕩器結構，通過在NMOS晶體管源極增加額外的電感使得振蕩電壓可以低于地電平。然而，額外的電感需要占用較大的芯片面積，因此會增加芯片的成本。

發明內容

本發明為解決上述技術問題，提出了一種差分考比茲壓控振蕩器，在無需使用額外無源器件的條件下，實現高振蕩擺幅、低相位噪聲以及短起振時間的優異性能。

本發明采用的技術方案是：一種差分考比茲壓控振蕩器，包括：第一負阻電路、第二負阻電路、負阻增強電路以及諧振電路；所述諧振電路為電感電容并聯諧振結構，決定振蕩器的振蕩頻率；所述第一負阻電路和第二負阻電路用于產生負阻，以抵消諧振電路的阻性損耗，從而產生穩定的振蕩輸出；所述負阻增強電路用于提高振蕩器的負阻，降低起振難度；

所述第一負阻電路的第一端與負阻增強電路的第五端連接，第一負阻電路的第二端與諧振電路的第一端連接；所述諧振電路的第二端與第二負阻電路的第二端連接，諧振電路的第三端接電源V_DD，諧振電路的第四端接頻率調諧電壓；所述第二負阻電路的第一端與負阻增強電路的第五端連接；所述第一負阻電路的第三端與負阻增強電路的第一端連接，第一負阻電路的第二端與負阻增強電路的第二端連接；所述第二負阻電路的第三端與負阻增強電路的第三端連接，第二負阻電路的第二端與負阻增強電路的第四端連接；所述負阻增強電路的第五端接地。