[發明專利]跨再分配層實現均勻性的系統和方法

有效

• 申請號: 201710363831.9
• 申請日: 2017-05-22
• 公開（公告）號: CN107452632B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 布賴恩·L·布卡盧;托馬斯·A·波努什瓦米;史蒂文·T·邁爾;斯蒂芬·J·巴尼克二世;賈斯廷·奧伯斯特
• 申請（專利權）人: 朗姆研究公司
• 主分類號: H01L21/48
• 分類號: H01L21/48
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 李獻忠;張華

本發明描述了跨再分配層實現均勻性的系統和方法。一種方法包括圖案化在襯底上的光致抗蝕劑層。圖案化限定用于導線的區域和設置在導線的區域下方的通孔。該方法還包括在圖案化的光致抗蝕劑層之間沉積導電材料，使得導電材料填充通孔和導線的區域。沉積導致導線的導電材料的過度生長以在通孔上形成導電材料的隆起。該方法還包括平坦化導線的頂表面，同時保持圖案化的光致抗蝕劑層在襯底上。通過在導線和隆起上施加水平剪切力來促進平坦化。進行平坦化以平坦所述隆起。

技術領域

本實施方式涉及用于實現跨再分配層的均勻性的系統和方法。

背景技術

通常，在現代集成電路制造中使用電化學沉積工藝。金屬線路互連驅動了對日益復雜的電沉積工藝和電鍍工具的需求。許多復雜性是響應于在器件金屬化層中更小的電流承載線的需求而發生的。這些線通過將金屬電鍍成非常薄的、高深寬比的溝槽和通孔而形成。

電化學沉積現在準備滿足商業上對于通常和通俗地作為晶片級封裝(WLP)和電連接技術而已知的復雜封裝和多芯片互連技術的需求。這些技術部分由于通常較小的特征尺寸和較低的深寬比而呈現出其非常重要的挑戰。

重要的是，在具有較小的特征尺寸和更細的節距的情況下，由特征提供的電導率的量不會受到損害。在本上下文中出現了在本公開中描述的實施方式。

發明內容

本公開的實施方式提供了用于實現跨再分配層的均勻性的系統和方法。應當理解，本實施方式可以以許多方式實現，例如，工藝、裝置、系統、設備或計算機可讀介質上的方法。下面描述幾個實施方式。

高密度扇出(HDFO)晶片級封裝(WLP)是一種電鍍技術，旨在提高封裝性能、縮小外形尺寸并降低相關成本。HDFO WLP被視為對顯著更昂貴的硅通孔(TSV)技術的替代。HDFO提供了一些感興趣的電鍍應用，例如細節距再分配層(RDL)和堆疊RDL。

扇出(FO)技術涉及半添加工藝(SAP)，其中形成RDL線、銅被鍍在圖案化區域中、并且光刻膠被剝離且從襯底蝕刻阻擋和籽晶層。此外，FO技術包括電沉積單層銅RDL，它們的線厚度從10微米到100微米不等，并且兩條相鄰線之間的間隔在從10微米到100微米之間，而HDFO技術包括以更精細的節距RDL電沉積銅。例如，在HDFO技術中，RDL線的厚度為2微米，并且兩條相鄰的RDL線之間的間隔為2微米。作為另一個例子，在HDFO技術中，RDL線的厚度范圍為2微米到10微米，并且兩個相鄰的RDL線之間的間隔范圍為2微米到10微米。

在堆疊的RDL工藝期間，在創建每個RDL層期間在晶片表面上產生顯著的形貌。這種形貌變化限制了光刻焦點的深度，這又導致了跨晶片表面的線尺寸變化以及精細線縮放的分辨率問題。本文描述的是通過兩步法來克服形貌變化問題的方法：(1)在超填充通孔的同時共形電鍍RDL，使得在通孔上形成導電材料(例如銅或殷鋼(FeNi₃₆)或鈷)的過度生長，然后(2)電解拋光或電蝕導電材料，從而形成平面通孔-RDL表面。

在一些實施方式中，用于實現跨RDL層的均勻性的系統和方法包括用RDL結構(例如，隆起)超填充通孔，從而形成在通孔上的過度生長。此外，所述系統和方法包括執行電解拋光或電蝕刻工藝以使RDL層和/或RDL層的其它RDL區域的RDL結構平坦化，以最小化由導電材料的電鍍引起的任何形貌變化。在各種實施方式中，用于RDL結構和/或其他RDL區域的超填充和電解拋光或電蝕刻工藝在相同的鍍浴中順序地進行，以最小化晶片轉移并最大化工具吞吐量。在一些實施方式中，用于RDL結構和/或其他RDL區域的超填充和電解拋光或電蝕刻工藝在不同的電鍍槽或不同的電鍍浴中，但在相同的電鍍工具平臺內，順序地進行，以簡化晶片工藝流程并使晶片產量最大化。