[發(fā)明專利]基于多FPGA的有源配電網(wǎng)實時仿真器并行通訊方法

有效

• 申請?zhí)枺?/td>: 201710329189.2
• 申請日: 2017-05-10
• 公開（公告）號: CN107423476B
• 公開（公告）日: 2020-07-31
• 發(fā)明（設(shè)計）人: 王成山;王智穎;李鵬;宋關(guān)羽;盛萬興;劉科研;孟曉麗;呂琛;葉學(xué)順;董偉杰;高源;黃建業(yè);張功林;吳涵;張明龍
• 申請（專利權(quán)）人: 天津大學(xué);中國電力科學(xué)研究院;國網(wǎng)福建省電力有限公司電力科學(xué)研究院
• 主分類號: G06F30/20
• 分類號: G06F30/20
• 代理公司: 天津市北洋有限責(zé)任專利代理事務(wù)所 12201
• 代理人: 杜文茹

1.一種基于多FPGA的有源配電網(wǎng)實時仿真器并行通訊方法，其特征在于，包括，如下步驟：

1)在由N個FPGA構(gòu)成的有源配電網(wǎng)實時仿真器的上位機中，將待仿真的有源配電系統(tǒng)依據(jù)拓撲連接關(guān)系及FPGA的計算資源劃分為N個子系統(tǒng)，其中，N1，讀取各子系統(tǒng)元件的基本參數(shù)，形成各子系統(tǒng)電氣部分的節(jié)點電導(dǎo)矩陣和控制部分的計算矩陣，設(shè)定實時仿真步長，將各子系統(tǒng)的相關(guān)信息分別下載到對應(yīng)的FPGA中，根據(jù)子系統(tǒng)之間的連接關(guān)系及數(shù)據(jù)接口，設(shè)置第i個FPGA發(fā)送到與所述第i個FPGA直接相連的第j個FPGA的仿真接口數(shù)據(jù)的個數(shù)為M_i,j，其中i＝1,2,…,N，j＝1,2,…,N，仿真接口數(shù)據(jù)的傳輸延遲時間為L個時鐘周期；

2)初始化實時仿真器，并設(shè)置仿真時刻t＝0，啟動仿真；

3)仿真時間向前推進一個步長，t＝t+Δt；

4)對每一個FPGA都進行如下操作：開始發(fā)送FPGA在上一時步計算得到的M_i,j個仿真接口數(shù)據(jù)到與所述FPGA直接相連的FPGA中；同時所述FPGA開始等待接收與該FPGA直接相連的FPGA發(fā)送的仿真接口數(shù)據(jù)；同時開始從所述FPGA的并行通訊數(shù)據(jù)存儲器中讀出所需的仿真接口數(shù)據(jù)，在仿真接口數(shù)據(jù)讀取完成后開始步驟3)所述步長的仿真計算；

所述的并行通訊數(shù)據(jù)存儲器，是由隨機存取存儲器RAM_i構(gòu)成，隨機存取存儲器RAM_i的讀使能信號ena_rd_i在每一仿真時步仿真開始時刻為高電平，并持續(xù)個時鐘周期，隨機存取存儲器RAM_i的讀地址addr_rd_i為連續(xù)整數(shù)隨機存取存儲器RAM_i的寫使能信號ena_wr_i在每一仿真時步開始接收仿真接口數(shù)據(jù)時刻為高電平，并持續(xù)個時鐘周期，隨機存取存儲器RAM_i的寫地址addr_wr_i設(shè)置為連續(xù)整數(shù)隨機存取存儲器RAM_i的寫使能信號ena_wr_i比隨機存取存儲器RAM_i的讀使能信號ena_rd_i延遲L個時鐘周期；

5)每一個FPGA將接收到的與該FPGA直接相連的FPGA發(fā)送的仿真接口數(shù)據(jù)寫入并行通訊數(shù)據(jù)存儲器中；

6)對實時仿真器進行仿真結(jié)束校驗，如果仿真結(jié)束，則進入下一步，否則等待直至所有FPGA仿真結(jié)束后進入下一步；

所述的仿真結(jié)束校驗，是各FPGA仿真計算結(jié)束時分別生成計算結(jié)束信號end_calc_sig_i，各FPGA仿真接口數(shù)據(jù)寫入并行通訊數(shù)據(jù)存儲器結(jié)束后，分別生成通訊結(jié)束信號end_comm_sig_i，計算結(jié)束信號end_calc_sig_i與通訊結(jié)束信號end_comm_sig_i均為高電平有效，當(dāng)所有FPGA的計算結(jié)束信號end_calc_sig_i與通訊結(jié)束信號end_comm_sig_i均為高電平時，仿真結(jié)束校驗完成，否則等待直至仿真結(jié)束校驗完成；

7)判斷物理時間是否達到仿真時間t，如達到仿真時間t則進入下一步，否則實時仿真器待機至仿真時間t后，進入下一步；

8)判斷仿真時間t是否達到設(shè)定的仿真終了時刻T，如達到設(shè)定的仿真終了時刻T，則仿真結(jié)束，否則返回步驟3)。