[發明專利]基于多FPGA的有源配電網實時仿真器串行通訊方法

有效

• 申請號: 201710325399.4
• 申請日: 2017-05-10
• 公開（公告）號: CN107122562B
• 公開（公告）日: 2020-07-31
• 發明（設計）人: 李鵬;王智穎;王成山;宋毅;孫充勃;原凱;韓豐;李敬如;吳志力
• 申請（專利權）人: 天津大學;國網北京經濟技術研究院
• 主分類號: G06F30/20
• 分類號: G06F30/20
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 杜文茹

1.一種基于多FPGA的有源配電網實時仿真器串行通訊方法，其特征在于，包括如下步驟：

1)在由N個FPGA構成的有源配電網實時仿真器的上位機中，將待仿真的有源配電系統依據拓撲連接關系及FPGA的計算資源劃分為N個子系統，其中，N1，讀取各子系統元件的基本參數，形成各子系統電氣部分的節點電導矩陣和控制部分的計算矩陣，設定實時仿真步長，將各子系統的相關信息分別下載到對應的FPGA中，根據子系統之間的連接關系及數據接口，設置第i個FPGA發送到與所述第i個FPGA直接相連的第j個FPGA的仿真接口數據的個數為M_i,j，其中i＝1,2,…,N，j＝1,2,…,N，仿真接口數據的傳輸延遲時間為L個時鐘周期，各FPGA的仿真計算時間為K_i個時鐘周期；

2)初始化實時仿真器，并設置仿真時刻t＝0，啟動仿真；

3)仿真時間向前推進一個步長，t＝t+Δt；

4)每一個FPGA都從所述FPGA的串行通訊數據存儲器中讀出仿真所需的仿真接口數據，經過K_i個時鐘周期完成步驟3)所述步長的仿真計算；

所述的串行通訊數據存儲器，是由隨機存取存儲器RAM_i構成，隨機存取存儲器RAM_i的讀使能信號ena_rd_i在每一仿真時步仿真開始時刻為高電平，并持續個時鐘周期，隨機存取存儲器RAM_i的讀地址addr_rd_i為連續整數隨機存取存儲器RAM_i的寫使能信號ena_wr_i在每一仿真時步仿真計算完成后開始接收仿真接口數據時刻為高電平，并持續個時鐘周期，隨機存取存儲器RAM_i的寫地址addr_wr_i設置為連續整數隨機存取存儲器RAM_i的寫使能信號ena_wr_i比隨機存取存儲器RAM_i的讀使能信號ena_rd_i延遲L+K_i個時鐘周期；

5)將每一個FPGA計算得到的M_i,j個仿真接口數據，發送到與所述FPGA直接相連的FPGA中；

6)每一個FPGA在接收到與所述FPGA直接相連的FPGA發送的仿真接口數據后，將仿真接口數據寫入所述FPGA的串行通訊數據存儲器中；

7)對實時仿真器進行仿真接口數據通訊結束校驗，如果仿真接口數據通訊結束，則進入下一步，否則等待直至所有FPGA仿真接口數據通訊結束；

8)判斷物理時間是否達到仿真時間t，如達到仿真時間t，則進入下一步，否則實時仿真器待機至仿真時間t后，進入下一步；

9)判斷仿真時間t是否達到設定的仿真終了時刻T，如達到設定的仿真終了時刻T，則仿真結束，否則返回步驟3)。

2.根據權利要求1所述的基于多FPGA的有源配電網實時仿真器串行通訊方法，其特征在于，步驟7)所述的仿真接口數據通訊結束校驗，是各FPGA將仿真接口數據寫入串行通訊數據存儲器結束后，分別生成通訊結束信號end_comm_sig_i，通訊結束信號end_comm_sig_i為高電平有效，當所有FPGA的通訊結束信號end_comm_sig_i均為高電平時，仿真接口數據通訊結束，否則等待，直至仿真接口數據通訊結束。