[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710321841.6
• 申請日: 2017-05-09
• 公開（公告）號: CN108878419B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(北京)有限公司;中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8234
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，形成方法包括：提供基底，基底包括高電阻器件區，高電阻器件區由器件區和邊緣區組成；在器件區和邊緣區的基底上形成分立的虛擬偽柵；在虛擬偽柵露出的基底上形成層間介質膜，層間介質膜覆蓋虛擬偽柵頂部；對層間介質膜進行平坦化處理，使剩余層間介質膜露出虛擬偽柵頂部，且剩余層間介質膜作為層間介質層。相比未形成虛擬偽柵的方案，本發明在后續形成層間介質層的平坦化處理過程中，可以提高層間介質層的頂部平坦度，改善層間介質層的頂部凹陷(Dishing)問題，從而有利于改善半導體結構的性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET器件的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現有的集成電路制作技術的兼容性。

在FinFET中，會大量使用電阻器件(Resistor Device)。目前，隨著金屬柵(MetalGate)的引入，為了降低工藝難度和工藝成本，一般通過在隔離結構上方的層間介質層上形成金屬層作為金屬電阻器件。

但是，形成所述金屬電阻器件的工藝容易導致半導體結構的性能下降。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，優化半導體結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底包括高電阻器件區，所述高電阻器件區由器件區和邊緣區組成；在所述器件區和邊緣區的基底上形成分立的虛擬偽柵；在所述虛擬偽柵露出的基底上形成層間介質膜，所述層間介質膜覆蓋所述虛擬偽柵頂部；對所述層間介質膜進行平坦化處理，使剩余層間介質膜露出所述虛擬偽柵頂部，且所述剩余層間介質膜作為層間介質層。

可選的，形成所述層間介質層之后，還包括步驟：去除所述邊緣區的虛擬偽柵，在所述層間介質層內形成開口；形成填充滿所述開口的虛擬金屬柵；在位于所述器件區的層間介質層上形成金屬層。

可選的，所述金屬層的延伸方向垂直于所述虛擬偽柵的延伸方向。

可選的，所述金屬層中摻雜有N離子或者C離子。

可選的，所述金屬層的材料為TiN、TaN、TiCN或者TiC中的一種或者多種。

可選的，所述金屬層的厚度為至

可選的，形成所述金屬層之后，還包括步驟：形成與所述金屬層電連接的導電插塞。

可選的，所述器件區與所述邊緣區之間的間距為5nm至2000nm。

可選的，所述基底包括襯底以及位于襯底上的多個分立的鰭部，所述襯底包括高電阻器件區。

相應的，本發明還提供一種半導體結構，包括：基底，所述基底包括高電阻器件區，所述高電阻器件區由器件區和邊緣區組成；虛擬偽柵，位于所述器件區和邊緣區的基底上；層間介質層，位于所述虛擬偽柵露出的基底上，所述層間介質層露出所述虛擬偽柵頂部齊平。