[發(fā)明專利]用于大整數(shù)運算的向量指令的裝置和方法

有效

• 申請?zhí)枺?/td>: 201710316759.4
• 申請日: 2011-12-23
• 公開（公告）號: CN107145335B
• 公開（公告）日: 2021-01-22
• 發(fā)明（設計）人: G·M·沃爾里齊;K·S·雅普;J·D·吉爾福德;E·奧茲圖科;V·戈帕爾;W·K·費格哈利;S·M·格爾雷;M·G·迪克森
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜

1.一種計算機實現(xiàn)的系統(tǒng)，包括：

用于通過處理器的解碼器來解碼第一指令、第二指令、第三指令、第四指令和第五指令的裝置；

用于通過所述處理器的與所述解碼器耦合的執(zhí)行單元來執(zhí)行所述第一指令，以將存儲在第一輸入操作數(shù)寄存器中的第一輸入操作數(shù)與存儲在第二輸入操作數(shù)寄存器中的第二輸入操作數(shù)相乘并給出結果的低部分的裝置，所述第一輸入操作數(shù)表示乘數(shù)的第一數(shù)位，所述第二輸入操作數(shù)表示被乘數(shù)的第一數(shù)位，所述第一和第二輸入操作數(shù)是第一和第二輸入向量的相應元素；

用于通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第二指令，以將所述第一輸入操作數(shù)與所述第二輸入操作數(shù)相乘并給出結果的高部分的裝置；

用于通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第三指令，以將所述第一輸入操作數(shù)與存儲在第三輸入操作數(shù)寄存器中的第三輸入操作數(shù)相乘并給出結果的低部分的裝置，所述第三輸入操作數(shù)表示所述被乘數(shù)的與所述被乘數(shù)的所述第一數(shù)位相鄰的數(shù)位；

用于通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第四指令，以將所述第一輸入操作數(shù)與所述第三輸入操作數(shù)相乘并給出結果的高部分的裝置；以及

用于通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第五指令，以將所述高部分和低部分的經(jīng)對齊的數(shù)位相加并在掩碼寄存器中記錄進位項的裝置。

2.如權利要求1所述的計算機實現(xiàn)的系統(tǒng)，其特征在于，所述第一和第二指令在同一遞歸中執(zhí)行。

3.如權利要求1所述的計算機實現(xiàn)的系統(tǒng)，其特征在于，所述處理器的所述執(zhí)行單元的多路復用器用于對于所述第一指令輸出來自乘法器的低半部，并對于所述第二指令輸出來自所述乘法器的高半部。

4.如權利要求1所述的計算機實現(xiàn)的系統(tǒng)，其特征在于，所述進位項是在掩碼寄存器空間中被分別跟蹤的多個進位項之一。

5.如權利要求1所述的計算機實現(xiàn)的系統(tǒng)，其特征在于，所述用于通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第五指令的裝置用于將來自所述掩碼寄存器的輸入進位項也相加。

6.如權利要求1所述的計算機實現(xiàn)的系統(tǒng)，其特征在于，所述進位項多于1位。

7.如權利要求6所述的計算機實現(xiàn)的系統(tǒng)，其特征在于，將所述進位項寫為下一較高位的累加部分乘積項的最低位。

8.一種機器可讀介質，包括代碼，所述代碼在被執(zhí)行時使機器：

通過處理器的解碼器來解碼第一指令、第二指令、第三指令、第四指令和第五指令；

通過所述處理器的與所述解碼器耦合的執(zhí)行單元來執(zhí)行所述第一指令，以將存儲在第一輸入操作數(shù)寄存器中的第一輸入操作數(shù)與存儲在第二輸入操作數(shù)寄存器中的第二輸入操作數(shù)相乘并給出結果的低部分，所述第一輸入操作數(shù)表示乘數(shù)的第一數(shù)位，所述第二輸入操作數(shù)表示被乘數(shù)的第一數(shù)位，所述第一和第二輸入操作數(shù)是第一和第二輸入向量的相應元素；

通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第二指令，以將所述第一輸入操作數(shù)與所述第二輸入操作數(shù)相乘并給出結果的高部分；

通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第三指令，以將第一輸入操作數(shù)與存儲在第三輸入操作數(shù)寄存器中的第三輸入操作數(shù)相乘并給出結果的低部分，所述第三輸入操作數(shù)表示所述被乘數(shù)的與所述被乘數(shù)的所述第一數(shù)位相鄰的數(shù)位；

通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第四指令，以將所述第一輸入操作數(shù)與所述第三輸入操作數(shù)相乘并給出結果的高部分；以及

通過所述處理器的所述執(zhí)行單元來執(zhí)行所述第五指令，以將所述高部分和低部分的經(jīng)對齊的數(shù)位相加并在掩碼寄存器中記錄進位項。

9.如權利要求8所述的機器可讀介質，其特征在于，所述第一和第二指令在同一遞歸中執(zhí)行。

10.如權利要求8所述的機器可讀介質，其特征在于，所述處理器的所述執(zhí)行單元的多路復用器用于對于所述第一指令輸出來自乘法器的低半部，并對于所述第二指令輸出來自所述乘法器的高半部。