[發(fā)明專利]一種延時(shí)產(chǎn)生電路及非易失性存儲(chǔ)器讀時(shí)序產(chǎn)生電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710315601.5
• 申請(qǐng)日: 2017-05-05
• 公開(kāi)（公告）號(hào): CN108806744B
• 公開(kāi)（公告）日: 2020-11-27
• 發(fā)明（設(shè)計(jì)）人: 王韜;周耀
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造(上海)有限公司;中芯國(guó)際集成電路制造(北京)有限公司
• 主分類(lèi)號(hào): G11C13/00
• 分類(lèi)號(hào): G11C13/00;G11C11/409;G11C11/4076
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 潘彥君;吳敏

1.一種延時(shí)產(chǎn)生裝置，其特征在于，包括：觸發(fā)電路、充放電電路、輸出控制電路、正反饋電路和直流緩沖電路，其中：

所述觸發(fā)電路的輸入端接收輸入信號(hào)，所述觸發(fā)電路的輸出端與所述充放電電路的輸入端耦接，適于根據(jù)接收到的輸入信號(hào)，輸出相應(yīng)的觸發(fā)信號(hào)，控制所述充放電電路充電或者放電；

所述充放電電路的輸出端與所述輸出控制電路的輸入端和所述直流緩沖電路的輸出端耦接，適于在所述觸發(fā)電路的觸發(fā)信號(hào)控制下，充電或者放電；所述輸出控制電路的輸出端作為所述延時(shí)電路的輸出端輸出延時(shí)信號(hào)，同時(shí)與所述正反饋電路的輸入端耦接；

所述正反饋電路的輸出端與所述直流緩沖電路的輸入端耦接，適于在所述充放電電路的充電過(guò)程中，加速拉高電壓；

所述直流緩沖電路的輸出端與所述充放電電路的輸出端耦接，適于當(dāng)所述充放電電路處于電壓從低到高翻轉(zhuǎn)的臨界點(diǎn)時(shí)，隔離噪聲；

所述直流緩沖電路，包括：CMOS管，所述CMOS管由第三NMOS管和第五PMOS管組成，其中：

所述第三NMOS管的柵極連接電源電壓，所述第三NMOS管的漏極、所述第五PMOS管的漏極，與所述正反饋電路的輸出端均相互耦接，所述第三NMOS管的源極與所述第五PMOS管的源極耦接，作為所述直流緩沖電路的輸出端，與所述充放電電路的輸出端耦接；

所述第五PMOS管的柵極接地。

2.根據(jù)權(quán)利要求1所述的延時(shí)產(chǎn)生裝置，其特征在于，所述觸發(fā)電路包括：反相器，所述反相器的輸入端接收輸入信號(hào)，所述反相器的輸出端作為所述觸發(fā)電路的輸出端，與所述充放電電路的輸入端耦接。

3.根據(jù)權(quán)利要求1所述的延時(shí)產(chǎn)生裝置，其特征在于，所述充放電電路包括：充放電電容、充電電路及放電電路，其中：

所述充電電路的輸入端與所述觸發(fā)電路的輸出端耦接，所述充電電路的輸出端與所述充放電電容的第一端口耦接；

所述放電電路的輸入端與所述觸發(fā)電路的輸出端耦接，所述放電電路的輸出端與所述充放電電容的第一端口耦接；

所述充放電電容的第一端口作為所述充放電電路的輸出端，還與所述輸出控制電路的輸入端和所述直流緩沖電路的輸出端耦接，所述充放電電容的第二端口接地。

4.根據(jù)權(quán)利要求3所述的延時(shí)產(chǎn)生裝置，其特征在于，所述充電電路包括：第一PMOS管和第二PMOS管，其中：

所述第一PMOS管的柵極與所述觸發(fā)電路的輸出端耦接，所述第一PMOS管的源極與所述第二PMOS管的漏極耦接，所述第一PMOS管的漏極與所述充放電電容的第一端口耦接；

所述第二PMOS管的柵極連接電流偏置信號(hào)，所述第二PMOS管的源極連接電源電壓。

5.根據(jù)權(quán)利要求3所述的延時(shí)產(chǎn)生裝置，其特征在于，所述放電電路包括：第一NMOS管，所述第一NMOS管的柵極與所述觸發(fā)電路的輸出端耦接，所述第一NMOS管的源極接地，所述第一NMOS管的漏極與所述充放電電容的第一端口耦接。

6.根據(jù)權(quán)利要求3所述的延時(shí)產(chǎn)生裝置，其特征在于，所述充放電電容為：晶體管電容、多晶硅-多晶硅電容或者金屬層-金屬層電容。

7.根據(jù)權(quán)利要求1所述的延時(shí)產(chǎn)生裝置，其特征在于，所述輸出控制電路包括：第三PMOS管和第二NMOS管，其中：

所述第三PMOS管的源極接電源電壓，所述第三PMOS管的柵極、所述第二NMOS管的柵極，與所述充放電電路的輸出端均相互耦接，所述第三PMOS管的漏極與所述第二NMOS管的漏極耦接，作為所述輸出控制電路的輸出端，一方面作為所述延時(shí)電路的輸出端輸出延時(shí)信號(hào)，另一方面與所述正反饋電路的輸入端耦接；

所述第二NMOS管的源極接地。

8.根據(jù)權(quán)利要求1所述的延時(shí)產(chǎn)生裝置，其特征在于，所述正反饋電路包括：第四PMOS管，所述第四PMOS管的源極接電源電壓，所述第四PMOS管的柵極與所述輸出控制電路的輸出端耦接，所述第四PMOS管的漏極作為所述正反饋電路的輸出端，與所述直流緩沖電路的輸入端耦接。

9.一種非易失性存儲(chǔ)器讀時(shí)序產(chǎn)生裝置，其特征在于，包括權(quán)利要求1-8任一項(xiàng)所述的延時(shí)產(chǎn)生裝置。