[發(fā)明專利]一種基于FPGA的低開銷的RO PUF電路結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201710315266.9
• 申請日: 2017-05-08
• 公開（公告）號: CN107145804B
• 公開（公告）日: 2020-07-24
• 發(fā)明（設(shè)計(jì)）人: 裴頌偉;張靜東;王若男
• 申請（專利權(quán)）人: 北京化工大學(xué)
• 主分類號: G06F21/73
• 分類號: G06F21/73;G06F21/76;H04L9/32;H04L9/08
• 代理公司: 北京思海天達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11203
• 代理人: 沈波

1.一種基于FPGA的低開銷的RO PUF電路結(jié)構(gòu)，其特征在于：該電路結(jié)構(gòu)由一個(gè)雙輸出的使能單元和七個(gè)雙輸出的可配置延時(shí)單元組成；使能單元由兩個(gè)與門組成；兩個(gè)與門中的一個(gè)與門的輸入相互連接，另外一個(gè)與門的輸入端分別與兩個(gè)振蕩環(huán)的反饋信號連接；可配置延時(shí)單元由兩個(gè)反相器和兩個(gè)二選一選擇器組成；兩路信號從與門輸出后接入可配置延時(shí)單元的兩個(gè)輸入，經(jīng)反相器反向后，分別接入選擇器的不同輸入端，信號從選擇器輸出后接入下一級可配置延時(shí)單元的兩個(gè)振蕩信號輸入端；最終，最后一級的可配置延時(shí)單元輸出信號反饋回使能單元的反饋輸入端，RO的使能信號在被置位前，與門的輸出始終為0，經(jīng)過奇數(shù)級反相器后，振蕩環(huán)的輸出始終為1，RO處于關(guān)閉狀態(tài)；當(dāng)使能信號被置位后，與門的輸出跟隨與門的另一個(gè)輸入，RO開始振蕩工作，輸出端開始測RO的振蕩頻率；通過配置激勵(lì)位x[i]控制信號是否交換反相器，i為RO低i位控制位，1≤i≤7，改變信號傳輸時(shí)延；為保證兩支振蕩環(huán)同時(shí)正常工作，雙輸出RO的配置位中1的個(gè)數(shù)為偶數(shù)個(gè)，以形成上下兩支振蕩閉環(huán)；由雙輸出RO的原理可知，延時(shí)單元是一個(gè)三輸入二輸出的模塊，通過將每個(gè)延時(shí)單元中的反相器和選擇器調(diào)換位置，使信號進(jìn)入延時(shí)單元后，先經(jīng)過選擇器模塊，再經(jīng)過反相器，這樣便于下一步使用LUT6_2中兩個(gè)單輸出LUT5共用輸入的特性，實(shí)現(xiàn)延時(shí)單元的功能；

FPGA的LUT6_2內(nèi)部結(jié)構(gòu)中，兩個(gè)LUT5共用LUT6_2的五位地址線，在雙輸出RO中，組成其基本延時(shí)單元的兩個(gè)選擇器的輸入也是共用的；所以，為充分利用組成LUT6_2的兩個(gè)LUT5，將雙輸出RO的一個(gè)基本單元布置在一個(gè)LUT6_2中；分配A1、A2為選擇器的兩個(gè)輸入端，A3為選擇器的控制端；基于FPGA基本邏輯單元，該雙輸出RO具有兩個(gè)輸出端，RO包含奇數(shù)個(gè)可配置延時(shí)單元；每個(gè)延時(shí)單元由一個(gè)LUT6_2來實(shí)現(xiàn)；兩個(gè)LUT5共用LUT6_2輸入的低五位，LUT6_2的最高位通過一個(gè)選擇器控制Output1的輸出，而Output2一直輸出低位LUT5的輸出D0；信號通過A1、A2進(jìn)入LUT6_2，在LUT6_2內(nèi)部，輸入端A1的信號分別進(jìn)入高位LUT5的輸入a端和低位LUT5的輸入a端；輸入端A2端信號分別進(jìn)入高位LUT5的輸入b端和低位LUT5的輸入b端，兩個(gè)LUT5的c端作為選擇器的控制端一起與LUT6_2的A3端相連；

雙輸出RO的可配置延時(shí)單元具有兩個(gè)LUT5，要實(shí)現(xiàn)選擇反相器的功能，需要為LUT6_2設(shè)置實(shí)現(xiàn)該功能的初值，64位初值的高32位為高位LUT5的初值，設(shè)為0x00000053；低32位為低位LUT5的初值，應(yīng)為0x00000035；雙輸出RO的使能單元為兩個(gè)與門，這兩個(gè)與門的其中一個(gè)輸入端互連，另外兩個(gè)輸入端分別接振蕩環(huán)的反饋信號，同樣，這兩個(gè)與門在兩個(gè)單輸出LUT中分別實(shí)現(xiàn)，高低位LUT5的初值應(yīng)分別為0x000000a0、0x000000c0；

通過配置位配置具有不同延時(shí)大小的信號通路，組成兩支具有不同頻率的RO；在RO的兩個(gè)輸出端使用計(jì)數(shù)器統(tǒng)計(jì)各自的振蕩頻率；再使用比較器得到RO的頻率差，根據(jù)頻率差的正負(fù)，得到1位PUF的輸出響應(yīng)；通過在芯片的不同區(qū)域布置多個(gè)雙輸出RO單元，比較它們的固有頻率，就得到多位輸出的PUF電路。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的低開銷的RO PUF電路結(jié)構(gòu)，其特征在于在FPGA上設(shè)計(jì)雙輸出的RO PUF，基本步驟如下：

步驟1：設(shè)計(jì)具有使能控制位的7階雙輸出RO；

步驟2：設(shè)置實(shí)現(xiàn)使能與門所用LUT6_2的初值為0x000000c0_000000a0，設(shè)置實(shí)現(xiàn)延時(shí)單元所用LUT6_2的初值為0x00000035_00000053；

步驟3：綜合前兩步所設(shè)計(jì)的電路，獲取雙輸出RO的例化模板，并在程序中例化一個(gè)雙輸出RO；

步驟4：使用PlanAhead工具，將實(shí)現(xiàn)使能的LUT6_2和實(shí)現(xiàn)7個(gè)延時(shí)單元的LUT6_2約束在同一個(gè)CLB內(nèi)；

步驟5：下載程序，通過串口發(fā)送七階雙輸出RO的7位配置位信息；

步驟6：置位雙輸出RO的使能端x[0]，兩支振蕩環(huán)同時(shí)起振，開始通過計(jì)數(shù)器統(tǒng)計(jì)兩支RO的固有頻率；

步驟7：置位使能100ms后，復(fù)位雙輸出RO的使能端x[0]，通過比較器比較兩個(gè)計(jì)數(shù)器值的大小，得到一位PUF的輸出響應(yīng)。