[發(fā)明專利]一種模擬緩沖電路在審
| 申請?zhí)枺?/td> | 201710314921.9 | 申請日： | 2017-05-07 |
| 公開（公告）號： | CN107196643A | 公開（公告）日： | 2017-09-22 |
| 發(fā)明（設(shè)計）人： | 不公告發(fā)明人 | 申請（專利權(quán)）人： | 長沙方星騰電子科技有限公司 |
| 主分類號： | H03K19/018 | 分類號： | H03K19/018 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 410205 湖南省長沙市長沙高新開*** | 國省代碼： | 湖南;43 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 模擬 緩沖 電路 | ||
技術(shù)領(lǐng)域
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種模擬緩沖電路。
背景技術(shù)
模擬緩沖電路即電壓跟隨器，是實現(xiàn)輸出電壓跟隨輸入電壓變化的一類電子元件。也就是說電壓跟隨器的電壓放大倍數(shù)接近1。在電路中，模擬緩存器一般作緩沖級或隔離級。因為電壓放大器的輸出阻抗一般比較高，通常在幾千歐姆到幾十歐姆。如果后級的輸入阻抗比較小，那么信號就會有相當(dāng)?shù)牟糠謸p耗在前級的輸出電阻中。這時就需要電壓跟隨器進(jìn)行緩沖，起到承上啟下的作用。
傳統(tǒng)的模擬緩沖電路，用運算放大器以負(fù)反饋方式連接，構(gòu)成單位增益放大器，用于驅(qū)動負(fù)載，從而輸入信號不受負(fù)載的影響。但是由運放構(gòu)成的模擬緩沖電路，結(jié)構(gòu)復(fù)雜，大大增加了系統(tǒng)的成本。
發(fā)明內(nèi)容
為解決現(xiàn)有模擬緩沖電路結(jié)構(gòu)復(fù)雜、成本高的技術(shù)問題，本發(fā)明提供了一種結(jié)構(gòu)簡單的模擬緩沖電路。
本發(fā)明的模擬緩沖電路包括：第一晶體管Q1、第二晶體管Q2、第三晶體管Q3、第四晶體管Q4、第一電阻R1、第二電阻R2和第三電阻R3；第一晶體管Q1的基極連接輸入Uin，發(fā)射極連接輸出Uout，集電極連接第二晶體管Q2的基極和第一電阻R1的一端；第一電阻R1的另一端接電源；第二晶體管Q2的發(fā)射極接電源，集電極接輸出Uout；第三電阻R3一端接輸入Uin，另一端接輸出Uout；第三晶體管Q3的基極接輸入Uin，發(fā)射極接輸出Uout，集電極接第二電阻R2的一端和第四晶體管Q4的基極；第二電阻R2的另一端接地；第四晶體管Q4的發(fā)射極接地，集電極接輸出Uout。
本發(fā)明的模擬緩沖電路，當(dāng)輸出Uout比輸入Uin低一個pn結(jié)電壓VBE時，第一晶體管Q1會導(dǎo)通，從而第二晶體管Q2的基極電壓會等于輸出電壓Uout，那么此時第二晶體管Q2會導(dǎo)通，輸出電壓Uout會迅速上升。當(dāng)輸出電壓Uout比輸入Uin高一個pn結(jié)電壓VBE時，第三晶體管Q3會導(dǎo)通，從而第四晶體管Q4的基極電壓會等于輸出電壓Uout，那么此時第四晶體管Q4會導(dǎo)通，輸出電壓Uout會迅速下降。
通過上述兩個比較電路，本發(fā)明的模擬緩沖電路就把輸入Uin和輸出電壓的壓差限制在一個pn結(jié)電壓VBE的范圍內(nèi)，實現(xiàn)了輸出電壓對輸入電壓的跟隨。
附圖說明
圖1是本發(fā)明第一實施方式提供的模擬緩沖器電路結(jié)構(gòu)示意圖。
具體實施方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明了，下面結(jié)合具體實施方式并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
傳統(tǒng)的模擬緩沖器電路，均采用運算放大器以負(fù)反饋方式連接。由于運算放大器構(gòu)成的模擬緩沖器結(jié)構(gòu)復(fù)雜，從而造成較高的成本。
本發(fā)明采用另外一種研發(fā)思路，采用晶體管及電阻構(gòu)成模擬緩沖器，達(dá)到降低了系統(tǒng)成本。
如圖1所示，為本發(fā)明提供的模擬緩沖電路，包括：第一晶體管Q1、第二晶體管Q2、第三晶體管Q3、第四晶體管Q4、第一電阻R1、第二電阻R2和第三電阻R3；第一晶體管Q1的基極連接輸入Uin，發(fā)射極連接輸出Uout，集電極連接第二晶體管Q2的基極和第一電阻R1的一端；第一電阻R1的另一端接電源；第二晶體管Q2的發(fā)射極接電源，集電極接輸出Uout；第三電阻R3一端接輸入Uin，另一端接輸出Uout；第三晶體管Q3的基極接輸入Uin，發(fā)射極接輸出Uout，集電極接第二電阻R2的一端和第四晶體管Q4的基極；第二電阻R2的另一端接地；第四晶體管Q4的發(fā)射極接地，集電極接輸出Uout。
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