[發明專利]半導體結構及其形成方法

在審

• 申請號: 201710312533.7
• 申請日: 2017-05-05
• 公開（公告）號: CN108807276A
• 公開（公告）日: 2018-11-13
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

本發明提供一種半導體結構及其形成方法，所述形成方法包括：提供基底，所述基底上形成有柵極結構，所述柵極結構包括柵極以及位于柵極側壁上的側墻，所述柵極結構兩側的基底中形成有源漏摻雜區；在所述側墻的側壁上形成犧牲層；對所述源漏摻雜區進行預非晶化離子注入處理。本發明形成的半導體結構的電學性能得到提高。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著半導體技術的飛速發展，半導體器件的特征尺寸不斷縮小，使得集成電路的集成度越來越高，這對器件的性能也提出了更高的要求。

目前，隨著金屬-氧化物半導體場效應晶體管(MOSFET)的尺寸不斷變小。為了適應工藝節點的減小，只能不斷縮短MOSFET場效應管的溝道長度。溝道長度的縮短具有增加芯片的管芯密度、增加MOSFET場效應管的開關速度等好處。

然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閥值漏電現象，即短溝道效應(SCE：short-channel effects)成為一個至關重要的技術問題。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET具有很好的溝道控制能力。

現有技術形成的半導體結構的電學性能有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，提高半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供基底，所述基底上形成有柵極結構，所述柵極結構包括柵極以及位于柵極側壁上的側墻，所述柵極結構兩側的基底中形成有源漏摻雜區；在所述側墻的側壁上形成犧牲層；對所述源漏摻雜區進行預非晶化離子注入處理。

可選的，所述犧牲層的材料為：SiO₂、SiC或者SiON中的一種或者多種。

可選的，所述犧牲層的厚度在30埃至150埃范圍內。

可選的，形成所述犧牲層的步驟包括：在所述基底以及柵極結構的側壁和頂部上形成犧牲膜；在所述犧牲膜上形成硬掩膜；以所述硬掩膜為掩膜刻蝕所述犧牲膜，去除位于所述基底以及柵極結構頂部上的犧牲膜，形成所述犧牲層。

可選的，形成所述犧牲膜的工藝為化學氣相沉積工藝。

可選的，去除位于所述基底以及柵極結構頂部上的犧牲膜的工藝為干法刻蝕工藝。

可選的，對所述源漏摻雜區進行預非晶化離子注入處理的摻雜離子為：C、Ge或者Si中的一種或者多種。

可選的，所述預非晶化離子注入處理的工藝參數包括：摻雜離子的注入能量為5kev至20kev，摻雜離子的注入劑量為4.0e13atom/cm²至2.3e15atom/cm²。

可選的，所述柵極為金屬柵極或者多晶硅柵極。

可選的，形成所述源漏摻雜區之后，形成所述犧牲層之前，還包括：在所述基底以及柵極結構的側壁和頂部上形成刻蝕停止層。

可選的，所述刻蝕停止層的材料與所述犧牲層的材料不同。

可選的，對所述源漏摻雜區進行預非晶化離子注入處理之后，還包括：在所述源漏摻雜區頂部上形成與所述源漏摻雜區電連接的導電插塞。

可選的，所述基底包括：襯底以及位于襯底上的多個分立的鰭部；所述柵極橫跨所述鰭部；所述源漏摻雜區位于所述柵極兩側的鰭部中。