[發(fā)明專利]基于JESD204B協(xié)議的多通道寬帶信號(hào)高速采集與轉(zhuǎn)發(fā)系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201710307478.2
• 申請(qǐng)日: 2017-05-04
• 公開（公告）號(hào): CN107145299B
• 公開（公告）日: 2018-10-30
• 發(fā)明（設(shè)計(jì)）人: 王紅亮;熊繼軍;劉文怡;曹京勝;呂云飛;盧振國;胡曉峰;陳一波;王朝杰;童一飛;王柳明;曲嬌
• 申請(qǐng)（專利權(quán)）人: 中北大學(xué)
• 主分類號(hào): G06F3/05
• 分類號(hào): G06F3/05;G06F13/40
• 代理公司: 太原晉科知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 14110
• 代理人: 任林芳

1.一種基于JESD204B協(xié)議的多通道寬帶信號(hào)高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其特征在于，包括模擬信號(hào)調(diào)理模塊、高速ADC陣列模塊、高速數(shù)據(jù)采集控制模塊、多通道緩存控制器、緩存模塊、SFP接口模塊、PCIe端點(diǎn)接口模塊，所述高速數(shù)據(jù)采集控制模塊包括JESD204B接收模塊、采集流程管理模塊和傳輸控制模塊；

所述傳輸控制模塊分別與所述JESD204B接收模塊、采集流程管理模塊和多通道緩存控制器連接，所述多通道緩存控制器與緩存模塊連接；所述JESD204B接收模塊包括多個(gè)高速收發(fā)器，其通過高速收發(fā)器與高速ADC陣列模塊連接，所述采集流程管理模塊包括SPI接口模塊，其通過SPI接口模塊與所述高速ADC陣列模塊連接，所述傳輸控制模塊還通過所述SFP接口模塊與通信測(cè)試設(shè)備連接，所述傳輸控制模塊還通過PCIe端點(diǎn)接口模塊與上位機(jī)實(shí)現(xiàn)總線連接；

所述傳輸控制模塊用于接收上位機(jī)發(fā)送的控制流信號(hào)，并通過所述采集流程管理模塊轉(zhuǎn)化為ADC控制流信號(hào)給高速ADC陣列模塊，所述傳輸控制模塊還用于通過所述JESD204B接收模塊從所述高速ADC陣列模塊中接收數(shù)據(jù)，并通過所述多通道緩存控制器存儲(chǔ)到所述緩存模塊；所述多通道緩存控制器用于根據(jù)傳輸控制模塊發(fā)送的控制信號(hào)，實(shí)現(xiàn)不同流向數(shù)據(jù)的緩存管理；所述傳輸控制模塊還用于將緩存模塊中的數(shù)據(jù)分別通過所述PCIe端點(diǎn)接口模塊發(fā)送到上位機(jī)和通過所述SFP接口模塊發(fā)送到通信測(cè)試設(shè)備。

2.根據(jù)權(quán)利要求1所述的一種基于JESD204B協(xié)議的多通道寬帶信號(hào)高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其特征在于，所述高速數(shù)據(jù)采集控制模塊、SFP接口模塊、PCIe端點(diǎn)接口模塊集成于FPGA芯片中。

3.根據(jù)權(quán)利要求1或2所述的一種基于JESD204B協(xié)議的多通道寬帶信號(hào)高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其特征在于，所述JESD204B接收模塊還包括多個(gè)監(jiān)測(cè)譯碼模塊、鏈路監(jiān)視模塊、錯(cuò)誤處理模塊和時(shí)鐘管理模塊，所述多個(gè)高速收發(fā)器用于從高速ADC陣列模塊中接收數(shù)據(jù)，所述多個(gè)監(jiān)測(cè)譯碼模塊中的每一個(gè)分別與所述多個(gè)高速收發(fā)器中的其中一個(gè)連接，所述鏈路監(jiān)視模塊與所述多個(gè)監(jiān)測(cè)譯碼模塊連接，錯(cuò)誤處理模塊與鏈路監(jiān)視模塊連接，所述監(jiān)測(cè)譯碼模塊用于對(duì)對(duì)應(yīng)的吉比特高速收發(fā)器GTX接收的JESD204B數(shù)據(jù)進(jìn)行逗號(hào)檢測(cè)和字符譯碼，所述鏈路監(jiān)視模塊用于實(shí)時(shí)監(jiān)測(cè)對(duì)應(yīng)鏈路中出現(xiàn)的控制字符的計(jì)數(shù)和監(jiān)視高速收發(fā)器反饋的運(yùn)行不一致標(biāo)志信號(hào)，所述錯(cuò)誤處理模塊用于在鏈路發(fā)生錯(cuò)誤時(shí)，判斷鏈路是否需要重新建立，并且舍棄此時(shí)接收的數(shù)據(jù)。

4.根據(jù)權(quán)利要求2所述的一種基于JESD204B協(xié)議的多通道寬帶信號(hào)高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其特征在于，所述緩存模塊為基于DDR3接口的SDRAM芯片，所述多通道緩存控制器為SDRAM緩存控制器；所述多通道緩存控制器通過FPGA芯片內(nèi)置的MIG IP核實(shí)現(xiàn)，所述多通道緩存控制器包括MIG IP模塊、寫進(jìn)程模塊、讀進(jìn)程模塊、命令進(jìn)程模塊、一個(gè)輸入接口和二個(gè)輸出接口，所述MIG IP模塊用于對(duì)SDRAM芯片進(jìn)行直接控制，所述寫進(jìn)程模塊和讀進(jìn)程模塊分別通過輸入接口和輸出接口與MIG IP的用戶接口通信，分別用于完成數(shù)據(jù)的寫入和讀出，所述命令進(jìn)程模塊用于接收與解碼上層控制信號(hào)，實(shí)現(xiàn)采樣數(shù)據(jù)向兩個(gè)不同路徑的選擇分發(fā)，同時(shí)返回讀寫操作完成信號(hào)。

5.根據(jù)權(quán)利要求4所述的一種基于JESD204B協(xié)議的多通道寬帶信號(hào)高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其特征在于，所述SFP接口模塊包括四通道高速收發(fā)器組合、鏈路初始化單元、流程控制單元、狀態(tài)控制單元、接收數(shù)據(jù)解包單元、發(fā)送數(shù)據(jù)打包單元和FIFO模塊，所述PCIe端點(diǎn)接口模塊包括8通道高速收發(fā)器組合、PCIe硬核、PIO模塊和DMA模塊，所述PIO模塊用于實(shí)現(xiàn)FPGA芯片與上位機(jī)之間的控制信號(hào)流的交換，所述DMA模塊用于實(shí)現(xiàn)采樣數(shù)據(jù)到上位機(jī)之間的高速上傳。