[發明專利]一種帶電荷收集槽的功率MOSFET器件及其制造方法在審
| 申請號: | 201710299718.9 | 申請日: | 2017-05-02 |
| 公開(公告)號: | CN107946359A | 公開(公告)日: | 2018-04-20 |
| 發明(設計)人: | 唐昭煥;楊永暉;肖添;譚開洲 | 申請(專利權)人: | 中國電子科技集團公司第二十四研究所 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78;H01L29/06;H01L21/336 |
| 代理公司: | 重慶大學專利中心50201 | 代理人: | 王翔 |
| 地址: | 400060*** | 國省代碼: | 重慶;85 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 電荷 收集 功率 mosfet 器件 及其 制造 方法 | ||
技術領域
本發明涉及半導體功率器件領域,具體是一種帶電荷收集槽的功率MOSFET器件及其制造方法。
背景技術
垂直雙擴散功率MOSFET(VDMOS:Vertical Double-diffusion Metal Oxide Semiconductor)器件是柵控型多子導電器件,具有功耗低、開關速度快、驅動能力強、負溫度系數等優點,被廣泛用于各種功率電子系統的電源模塊,起著功率變換或功率轉換的作用,是功率集成電路及功率集成系統的核心元器件之一。
在空間輻射環境應用中,功率VDMOS器件在單粒子輻射下會發生單粒子燒毀(SEB)和單粒子柵穿(SEGR)失效。從1986年美國的J.L.Titus和C.F.Wheatley首次報道VDMOS器件的單粒子燒毀效應開始,國內外針對功率VDMOS器件的單粒子輻射加固進行了大量研究。
在提高功率VDMOS器件的抗SEB能力方面,國內外從結構和工藝的角度提出了很多切實有效的措施,包括:阱區局部SOI、降低源極結深、源區砷注入、提高阱區摻雜濃度、選擇性阱區高摻雜、外延層變摻雜等;在柵源零偏、輻射粒子的LET值為90.1MeV.cm2/mg條件下,器件抗SEB的安全工作區已經達到了額定漏源擊穿電壓的100%。
在提高器件的抗SEGR能力方面,提出了復合柵介質、帶LOCOS的VDMOS結構、頸區之上覆蓋厚場氧、分離柵(Split-Gate)等器件結構。
盡管如此,國內抗輻射加固VDMOS器件的研制生產線仍然以微米和亞微米工藝為主,如圖1所示,存在頸區寬、外延變摻雜工藝難度大等技術問題,抗SEGR能力弱仍然是功率VDMOS器件在空間應用的技術瓶頸。
綜上所述,國內平面型功率VDMOS器件存在抗SEGR能力弱的技術問題。
發明內容
本發明的目的是解決現有技術中,國內平面型功率VDMOS器件存在的抗SEGR能力弱的技術問題。
為實現本發明目的而采用的技術方案是這樣的,一種帶電荷收集槽的功率MOSFET器件,其特征在于,包括漏極金屬層、重摻雜第一導電類型襯底材料、輕摻雜第一導電類型第一有源層、電荷收集槽、輕摻雜第一導電類型第二有源層、第二導電類型阱區、重摻雜第一導電類型源區、柵介質層、多晶硅柵介質層、ILD介質層、接觸金屬層、金屬層和鈍化介質層。
所述重摻雜第一導電類型襯底材料覆蓋于漏極金屬層之上。
所述輕摻雜第一導電類型第一有源層覆蓋于重摻雜第一導電類型襯底材料之上。
所述電荷收集槽嵌入輕摻雜第一導電類型第一有源層內部。所述電荷收集槽的上表面與輕摻雜第一導電類型第一有源層的部分上表面共面。所述電荷收集槽內部填充有絕緣介質,絕緣介質包括但不局限于二氧化硅和未摻雜多晶硅。
所述輕摻雜第一導電類型第二有源層覆蓋于輕摻雜第一導電類型第一有源層和電荷收集槽之上。
所述第二導電類型阱區位于輕摻雜第一導電類型第二有源層的內部。所述第二導電類型阱區的上表面與輕摻雜第一導電類型第二有源層的部分上表面共面。
所述重摻雜第一導電類型源區位于第二導電類型阱區的內部。所述重摻雜第一導電類型源區的上表面與第二導電類型阱區的部分上表面共面。所述重摻雜第一導電類型源區的深度小于第二導電類型阱區的深度。
所述第二導電類型阱區內部的重摻雜第一導電類型源區之間的上表面和重摻雜第一導電類型源區的部分上表面,從下到上依次覆蓋有接觸金屬層、金屬層和鈍化介質層。
所述第二導電類型阱區的剩余上表面和第二導電類型阱區之間的上表面,從下到上依次覆蓋柵介質層、多晶硅柵介質層、ILD介質層、金屬層和鈍化介質層。
一種帶電荷收集槽的功率MOSFET器件的制造方法,其特征在于,包括以下步驟:
1)將輕摻雜第一導電類型第一有源層覆蓋于重摻雜第一導電類型襯底材料之上。
2)利用掩膜層在輕摻雜第一導電類型第一有源層的部分上表面形成電荷收集槽窗口,刻蝕硅、淀積絕緣介質、化學機械拋光(CMP)絕緣介質,形成電荷收集槽
3)將輕摻雜第一導電類型第二有源層覆蓋于輕摻雜第一導電類型第一有源層和電荷收集槽之上。
4)采用CMP方式減薄輕摻雜第一導電類型第二有源層至d2。
5)利用掩膜層在減薄后的輕摻雜第一導電類型第二有源層的部分上表面形成第二導電類型阱區摻雜窗口,離子注入摻雜、高溫推結形成第二導電類型阱區。
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