[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710290190.9
• 申請日: 2017-04-26
• 公開（公告）號: CN108807158B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 鄧浩;徐建華
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/8234;H01L27/088
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結構及其形成方法，方法包括：基底，基底包括第一區和第二區；在基底上形成介質層，第一區介質層內具有第一開口，第二區介質層內具有第二開口，第二開口深寬比大于第一開口深寬比；采用多次原子層沉積步驟在第一開口和第二開口內形成功函數層，原子層沉積步驟包括：在第一開口和第二開口內形成第一前驅體膜；采用第一通氣工藝通入第二前驅體，部分第二前驅體與第一前驅體膜反應，第一通氣工藝具有第一通氣時間；采用第一抽氣工藝去除未反應的第二前驅體，第一抽氣工藝具有第一抽氣時間；多次原子層沉積步驟中，多次第一通氣工藝的第一通氣時間依次降低；多次第一抽氣工藝的第一抽氣時間依次增加。所形成晶體管的閾值電壓符合設計要求。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體技術的不斷進步，半導體器件的集成度不斷提高，這就要求在一塊芯片上能夠形成更多的晶體管。

閾值電壓是晶體管的重要參數，對晶體管的性能具有重要影響。不同功能的晶體管往往對閾值電壓具有不同的要求，在形成不同晶體管的過程中，需要對不同晶體管的閾值電壓進行調節。為了對不同晶體管的閾值電壓進行調節，往往在晶體管的柵介質層表面形成功函數層。通過對功函數層的厚度和材料的選擇能夠使晶體管具有不同的閾值電壓。

然而，現有技術形成的晶體管的閾值電壓很難滿足設計要求。

發明內容

本發明解決的技術問題是提供一種半導體結構的形成方法，以形成符合閾值電壓要求的晶體管。

為解決上述技術問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括第一區和第二區；在所述基底上形成介質層，所述第一區介質層內具有第一開口，所述第二區介質層內具有第二開口，所述第二開口的深寬比大于第一開口的深寬比；采用多次原子層沉積步驟在所述第一開口和第二開口的側壁和底部表面形成功函數層，每次原子層沉積步驟包括：在所述第一開口和第二開口內形成第一前驅體膜；采用第一通氣工藝通入第二前驅體，部分所述第二前驅體與所述第一前驅體膜反應，所述第一通氣工藝具有第一通氣時間；采用第一抽氣工藝去除未與第一前驅體膜反應的第二前驅體，形成功函數材料膜，所述第一抽氣工藝具有第一抽氣時間；在所述多次原子層沉積步驟中，多次第一通氣工藝的第一通氣時間依次減少；多次第一抽氣工藝的第一抽氣時間依次增加。

可選的，所述功函數層用于形成NMOS晶體管，所述功函數層的材料為鈦鋁。

可選的，所述功函數層的總厚度為：30埃～70埃。

可選的，所述功函數層包括：多層堆疊的功函數材料膜；所述功函數材料膜的層數為：10層～20層。

可選的，所述第一開口的形成步驟包括：在所述第一區基底上形成第一偽柵結構；在所述第一偽柵結構兩側的基底內分別形成第一源漏區；在所述第一區基底、第一源漏區上和第一偽柵結構的側壁上形成介質層，所述介質層的頂部表面暴露出所述第一偽柵結構的頂部表面；去除第一偽柵結構，在所述第一區介質層內形成第一開口。

可選的，所述第二開口的形成步驟包括：在所述第二區基底上形成第二偽柵結構；在所述第二偽柵結構兩側的基底分別內形成第二源漏區；在所述第二區基底、第二源漏區上和第二偽柵結構的側壁上形成介質層，所述介質層的頂部表面暴露出所述第二偽柵結構的頂部表面；去除第二偽柵結構，在所述第二區介質層內形成第二開口。

可選的，形成所述功函數層的過程中，所述多次原子層沉積步驟的次數為：10次～20次。

可選的，所述第一前驅體膜的形成步驟包括：采用第二通氣工藝向第一開口和第二開口內通入第一前驅體，部分所述第一前驅體吸附于第一開口和第二開口的側壁和底部表面，所述第二通氣工藝具有第二通氣時間；采用第二抽氣工藝去除未吸附于第一開口和第二開口側壁和底部的第一前驅體，形成第一前驅體膜，所述第二抽氣工藝具有第二抽氣時間。