[發明專利]采用三阱型結構的具有去耦電容器的集成電路

有效

• 申請號: 201710283465.6
• 申請日: 2017-04-26
• 公開（公告）號: CN107919360B
• 公開（公告）日: 2022-03-25
• 發明（設計）人: A·馬扎基
• 申請（專利權）人: 意法半導體(魯塞)公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種集成電路，所述集成電路包括第一導電類型的半導體襯底(SB)以及所述第一導電類型的至少一個半導體阱(1)，所述至少一個半導體阱通過絕緣區域與所述襯底絕緣，所述絕緣區域具有：

-第一絕緣溝槽(2)，所述第一絕緣溝槽從所述襯底的第一面(FS)延伸到所述襯底(SB)中并且圍繞所述至少一個半導體阱(1)，

-第二導電類型的掩埋半導體層(3)，所述第二導電類型與所述第一導電類型相反，所述半導體層掩埋在所述阱下方的所述襯底中，以及

-中間絕緣區，所述中間絕緣區被配置以便確保所述第一絕緣溝槽與所述掩埋半導體層之間的電絕緣連續性，

所述中間絕緣區包括第二溝槽(4)，所述第二溝槽具有圍繞所述至少一個半導體阱(1)的至少一個外圍部分(40)，所述外圍部分(40)具有從所述襯底的所述第一面(FS)延伸同時與所述第一絕緣溝槽(2)接觸的第一部分(410)，所述第一部分通過位于所述第一絕緣溝槽(2)與所述掩埋半導體層(3)之間的第二部分(420)延伸，所述至少一個第二溝槽(4)具有中央部分(430)，所述中央部分被配置以便導電并且被封閉在絕緣護套(440)中，

其中所述第二部分(420)的底部通過所述至少一個半導體阱(1)的一部分與所述掩埋半導體層(3)的頂部分開；并且

所述中間絕緣區還包括注入區(5)，所述注入區(5)被摻雜有所述第二導電類型，所述注入區(5)被定位在所述第二溝槽(4)與所述掩埋半導體層(3)之間的所述至少一個半導體阱(1)的所述一部分處，與所述絕緣護套(440)和所述掩埋半導體層(3)接觸；

所述集成電路還包括：至少一個第一觸點(CT1 )，所述至少一個第一觸點被配置以便在所述中央部分(430)上是導電的；以及至少一個第二觸點(CT2)，所述至少一個第二觸點被配置以便在所述至少一個半導體阱(1)上是導電的。

2.根據權利要求1所述的集成電路，其中，所述至少一個外圍部分的所述第一部分完全位于所述第一絕緣溝槽(2)中。

3.根據權利要求1所述的集成電路，其中，所述至少一個外圍部分(40)的所述第一部分(410)完全位于所述至少一個半導體阱(1)與所述第一絕緣溝槽(2)之間。

4.根據以上權利要求中任一項所述的集成電路，其中，所述第二溝槽(4)具有至少一個附加支路(41)，所述至少一個附加支路連接至所述外圍部分(40)并且延伸到所述至少一個半導體阱(1)內部。

5.根據權利要求4所述的集成電路，其中，所述第二溝槽(4)具有多個并行附加支路(41)，所述多個并行附加支路連接至所述外圍部分(40)并且延伸到所述至少一個半導體阱(1)內部。

6.根據權利要求1所述的集成電路，所述集成電路包括存儲器裝置(DM)，所述存儲器裝置具有含有非易失性存儲器單元(CEL)的存儲器平面(PM)和具有掩埋柵極的選擇晶體管(TSL)，所述第二溝槽(4)的深度(PR)基本上等于所述掩埋柵極的深度。

7.根據權利要求1、2、3、5和6中任一項所述的集成電路，其中，所述第一導電類型是P型并且所述第二導電類型是N型。

8.根據權利要求1所述的集成電路，其中，所述中央部分形成電容器的第一電極，并且其中所述至少一個半導體阱形成所述電容器的第二電極。