[發明專利]一種低壓差線性穩壓電路

有效

• 申請號: 201710283124.9
• 申請日: 2017-04-26
• 公開（公告）號: CN106886242B
• 公開（公告）日: 2018-01-19
• 發明（設計）人: 方健;陳智昕;劉振國;馮磊;王科竣;方舟;胡夢瑩;林巨征;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 成都點睛專利代理事務所(普通合伙)51232
• 代理人: 葛啟函

技術領域

本發明屬于集成電路技術領域，具體的說是涉及一種低壓差線性穩壓電路。

背景技術

隨著科學的進步和人類社會的發展，能源問題變得日益突出。如何更好的進行能源管理逐漸成為社會的討論熱點。在集成電路電源管理領域中，LDO(即低壓差線性穩壓器)因其較高的轉換效率，較低的成本以及較簡單的電路結構等優勢而被廣泛應用。傳統的LDO(如圖1所示)結構包含運放結構，使得電路在結構上較為復雜。所以，結構更加簡單、更易集成的LDO電路逐漸引起的關注。

發明內容

本發明的目的是為了解決現有的LDO結構較為復雜的問題，提出了一種片內易集成的低壓差線性穩壓電路。

本發明的技術方案是：如圖2所示，一種低壓差線性穩壓電路，其特征在于，所述低壓差線性穩壓電路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11和第一電容C1構成；其中，

第一PMOS管MP1的源極接電源，第一PMOS管MP1的柵極為使能控制端；

第二PMOS管MP2的源極接電源，其柵極接第一PMOS管MP1的漏極；

第三PMOS管MP3的源極接電源，其柵極接第四PMOS管MP4的漏極，第三PMOS管MP3的漏極接第二PMOS管MP2柵極與第一PMOS管MP1漏極的連接點；

第四PMOS管MP4的源極接電源，其柵極和漏極互連；

第一NMOS管MN1的漏極和柵極接第一基準電壓源，第二NMOS管MN2的柵極和漏極接第一NMOS管MN1的源極，第三NMOS管MN3的柵極和漏極接第二NMOS管MN2的源極，第三NMOS管MN3的源極接地；

第四NMOS管MN4的柵極和漏極接第二PMOS管MP2的漏極，第五NMOS管MN5的柵極和漏極接第四NMOS管MN4的源極，第六NMOS管MN6的柵極接第二NMOS管MN2的源極，第六NMOS管MN6的漏極接第五NMOS管MN5的源極，第六NMOS管MN6的源極接地；

第七NMOS管MN7的漏極接第三PMOS管MP3的漏極，第七NMOS管MN7的柵極接第一基準電壓源；

第八NMOS管MN8的漏接接第七NMOS管MN7的源極，第八NMOS管MN8的柵極接第二基準電壓源，其源極接第五NMOS管MN5的源極；

第九NMOS管MN9的漏極接第四PMOS管MP4的漏極，第九NMOS管MN9的柵極接第一基準電壓源；

第十NMOS管MN10的漏接接第九NMOS管MN9的源極，第十NMOS管MN10的柵極接第二基準電壓源；

第十一NMOS管MN11的漏接接第十NMOS管MN10的源極，第十一NMOS管MN11的柵極接第二NMOS管MN2的源極，第十一NMOS管MN11的源極接地；

第一電容C1的一端接第二PMOS管MP2漏極、第四NMOS管MN4漏極和柵極的連接點，另一端接第五NMOS管MN5源極、第六NMOS管MN6漏極、第八NMOS管MN8源極的連接點；

第二PMOS管MP2漏極、第四NMOS管MN4漏極和柵極與第一電容C1的連接點為低壓差線性穩壓電路輸出端。

本發明的有益效果是：相對于常見的LDO，本發明的方案中采用了以第二PMOS管MP2、第四NMOS管MN4、第五NMOS管MN5、第七NMOS管MN7、第八NMOS管MN8所構成的負反饋環路，使得反饋結構簡單，易集成。

附圖說明

圖1為傳統LDO示意圖；

圖2為本發明的LDO結構示意圖。

具體實施方式

下面結合附圖對本發明進行詳細的描述。

圖2所示為本發明的LDO結構示意圖。

本發明的工作原理是：

當使能端EN異常時(即使能端為低電平)，第一PMOS管MP1開啟，使得第二PMOS管MP2關斷，輸出低電平信號。

當使能端EN正常時(即使能端為高電平)，流過第一NMOS管MN1、第二NMOS管MN2和第三NMOS管MN3的電流I1，這個電流會被鏡像到第六NMOS管MN6產生電流I4和第十一NMOS管MN11產生電流I2，由于第六NMOS管MN6寬長比是第三NMOS管MN3寬長比的兩倍，所以