[發明專利]用于在串行數據信號中對準和減少歪斜的技術

在審

• 申請號: 201710283086.7
• 申請日: 2013-08-01
• 公開（公告）號: CN107273326A
• 公開（公告）日: 2017-10-20
• 發明（設計）人: R·文卡塔;H·呂;A·扎利茲亞克
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;H03L7/08;H03K5/01;H03K5/1534
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華

本申請是申請號為201310340176.7、申請日為2013年08月01日、發明名稱為“用于在串行數據信號中對準和減少歪斜的技術”的發明專利申請的分案申請。

技術領域

本發明涉及電子電路，并且尤其涉及用于在串行數據信號中對準和減少歪斜的技術。

背景技術

現場可編程門陣列(FPGA)集成電路包括輸入/輸出(I/O)區域、可編程邏輯電路區域和可編程互連資源，可編程互連資源可以用來將可編程邏輯電路區域彼此互連以及與I/O區域互連。通過恰當地編程或者配置可編程邏輯電路和可編程互連資源，用戶可以配置FPGA來執行所需功能。I/O區域也可以是可編程的。

FPGA的互連資源可以包括全局互連資源、區域互連資源和局部互連資源，全局互連資源向集成電路的許多不同部分傳遞信號以及在集成電路的許多不同部分當中傳遞信號，區域互連資源在集成電路的很大一部分(但是少于全部)內傳遞信號，局部互連資源在可編程邏輯電路的分組內傳遞信號。

FPGA在尺寸和能力方面持續增大。許多FPGA具有在I/O區域中的大量通道，這些通道與外部設備接收和傳送數據信號。然而，隨著在FPGA上的通道的數目增加，包括信號線以及開關或布線資源二者以產生所需信號路徑的互連資源的量也已增加。在許多電流FPGA中，互連資源消耗集成電路的裸片面積的很大一部分。數以千計的接線可以用來將多個FPGA彼此連接以及與電路板上的其它集成電路連接。

發明內容

根據在此描述的一些實施例，電路包括第一對準器電路和第二對準器電路以及去歪斜電路。第一對準器電路可操作用于將第一輸入串行數據信號與控制信號對準以生成第一對準串行數據信號。第二對準器電路可操作用于將第二輸入串行數據信號與控制信號對準以生成第二對準串行數據信號。去歪斜電路可操作用于減少第一對準串行數據信號和第二對準串行數據信號以生成第一輸出串行數據信號和第二輸出串行數據信號。

通過考慮以下詳細描述和附圖，本發明的各種目的、特征和優勢將變得明顯。

附圖說明

圖1圖示根據本發明的實施例的數據傳輸系統的示例。

圖2圖示根據本發明的實施例的通過插入器連接的兩個集成電路的示例。

圖3圖示根據本發明的實施例的對準和去歪斜電路的示例。

圖4圖示根據本發明的實施例的對準器電路的示例。

圖5圖示根據本發明的實施例的生成在圖4的對準器電路中所使用的控制信號的控制電路的示例。

圖6是根據本發明的實施例的圖示用于與圖3的對準和去歪斜電路關聯的信號的示例性波形的時序圖。

圖7圖示根據本發明的實施例的去歪斜電路的示例。

圖8是可以包括本發明的實施例的現場可編程門陣列(FPGA)的簡化部分框圖。

圖9示出可以體現本發明的技術的示例性數字系統的框圖。

具體實施方式

可以通過導線在集成電路上或者在集成電路之間串行傳送多個數據信號。例如，可以跨集成電路裸片傳送多個串行數據信號。作為另一示例，可以通過插入器從一個集成電路向另一集成電路串行傳送數據信號。串行而非并行傳送數據信號減少了用來傳送數據信號的導線的數目并且減少了布線擁塞。然而，如果用來串行傳送數據信號的導線具有不同長度，那么當數據信號到達它們的目的地時數據信號可能相對于彼此而被歪斜。根據此處描述的一些實施例，在接收電路處基于共同的控制信號對準已經被串行傳送的數據信號并且相對于彼此去歪斜。

圖1圖示根據本發明的實施例的數據傳輸系統100的示例。數據傳輸系統100包括輸入/輸出(I/O)電路101和電路110。I/O電路101和電路110通過導線121-124連接。在一個實施例中，I/O電路101、電路110和導線121-124在相同集成電路裸片中。在該實施例中，I/O電路101和電路110在集成電路裸片的兩個分離的區域中。在另一實施例中，I/O電路101和電路110在兩個分離的集成電路裸片中并且導線121-124是外部布線導體。

I/O電路101包括接收器電路102、發射器電路103、對準和去歪斜電路104以及時鐘倍頻器單元(CMU)105。作為示例，I/O電路101可以是集成電路中的高速串行接口(HSSI)電路。作為另一示例，I/O電路101可以是存儲器集成電路中的存儲器接口電路。