[發(fā)明專利]一種均勻信道化的實現(xiàn)方法

在審

• 申請?zhí)枺?/td>: 201710276675.2
• 申請日: 2017-04-25
• 公開（公告）號: CN106899528A
• 公開（公告）日: 2017-06-27
• 發(fā)明（設(shè)計）人: 程鋅;陳俊霖;彭艷
• 申請（專利權(quán)）人: 中國電子科技集團公司第二十九研究所
• 主分類號: H04L25/03
• 分類號: H04L25/03;H04B17/391
• 代理公司: 成都九鼎天元知識產(chǎn)權(quán)代理有限公司51214
• 代理人: 錢成岑,袁春曉

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字信號處理技術(shù)領(lǐng)域，特別是一種數(shù)字信道化的實現(xiàn)方法。

背景技術(shù)

數(shù)字信道化是一種重要的數(shù)字信號處理方法，有著廣泛的應(yīng)用。目前實現(xiàn)數(shù)字信道化的平臺有DSP、FPGA、ASIC等，用DSP等通用數(shù)字信號處理器實現(xiàn)會受限于運行速度慢、數(shù)據(jù)吞吐量不足，用FPGA、ASIC這類硬件性質(zhì)的芯片實現(xiàn)會受限于資源、面積。目前實現(xiàn)數(shù)字信道化的方法有兩種：①基于低通濾波器組的數(shù)字信道化；②基于多相濾波結(jié)構(gòu)的數(shù)字信道化。

低通濾波器組的數(shù)字信道化結(jié)構(gòu)中，先用一組數(shù)字下變頻將信號的不同頻帶變到基帶，再通過一組低通濾波器濾出不同頻帶的基帶信號，再抽取。低通濾波器組結(jié)構(gòu)的信道化資源消耗巨大、運算浪費嚴重，不適合直接實現(xiàn)。

多相濾波結(jié)構(gòu)的數(shù)字信道化是由低通濾波器組結(jié)構(gòu)推導出來的高效結(jié)構(gòu)，能大幅度減少所需要的運算量。多相濾波結(jié)構(gòu)是先將輸入信號抽取，然后用原型濾波器的多相分量進行濾波，最后對多路濾波的輸出進行DFT運算得到各信道的輸出。多相濾波結(jié)構(gòu)將抽取轉(zhuǎn)移到濾波前面，每個支路共享一個原型濾波器，可以用FFT運算代替DFT運算。與低通濾波器組相比，多相濾波結(jié)構(gòu)能大量減少運算量，是目前信道化的首選方法。但是在FPGA、ASIC中實現(xiàn)多相濾波結(jié)構(gòu)還存在一些問題，抽取后數(shù)據(jù)率降低很多，如果以抽取后的數(shù)據(jù)率進行后續(xù)運算，不能充分發(fā)揮FPGA、ASIC的高速性能，資源浪費嚴重；如果以抽取前的數(shù)據(jù)率進行后續(xù)運算，采用時分復(fù)用的方式進行后續(xù)運算，雖然能充分發(fā)揮FPGA、ASIC的高速特性、降低資源消耗，但是需要處理跨時鐘域問題、控制也將變得很復(fù)雜。

發(fā)明內(nèi)容

為了解決上述技術(shù)問題，本發(fā)明提供了一種新的高效信道化結(jié)構(gòu)，運算量與多相濾波信道化結(jié)構(gòu)相當。在FPGA、ASIC中實現(xiàn)該結(jié)構(gòu)時，整個結(jié)構(gòu)都能以最快的時鐘運行，既能充分發(fā)揮FPGA、ASIC的高速特性、降低資源消耗，也不需要復(fù)雜的控制。

本發(fā)明提供的一種均勻信道化的實現(xiàn)方法，其特征在于，包括：

確定信道化數(shù)目：根據(jù)每個信道帶寬與信號的采樣率確定信道化的數(shù)目D；D取偶數(shù)；

設(shè)計低通濾波器：低通濾波器h₁[n]的系數(shù)個數(shù)不為D的整數(shù)倍時，則在h₁[n]的后面補零得到h[n]，h[n]的系數(shù)個數(shù)是D的N倍；N為正整數(shù)；

濾波器系數(shù)分組：倒序h[n]的系數(shù)得到h₂[n]，將h₂[n]的N×D個系數(shù)順序、均勻分成N組，每組系數(shù)為D個；

信道化偶數(shù)輸出：輸入信號x[n]分別延遲KD，K＝0,1,…,N-1，得到N路信號，N路信號在節(jié)拍控制下按D個數(shù)據(jù)為一幀分別與N組濾波器系數(shù)中的D個系數(shù)相乘并對應(yīng)相加，得到D個數(shù)據(jù)輸出，再對這D個數(shù)據(jù)進行D點DFT運算即得到D個信道化偶數(shù)輸出結(jié)果；

信道化奇數(shù)輸出：輸入信號x[n]分別延遲KD+D/2，K＝0,1,…,N-1，得到N路信號，N路信號在節(jié)拍控制下按D個數(shù)據(jù)為一幀分別與N組濾波器系數(shù)中的D個系數(shù)相乘并對應(yīng)相加，得到D個數(shù)據(jù)輸出，再對這D個數(shù)據(jù)進行D點DFT運算，對DFT運算得到的D個數(shù)據(jù)中序號為奇數(shù)的數(shù)據(jù)再分別乘以-1，即得到D個信道化奇數(shù)輸出結(jié)果，DFT運算得到的D個數(shù)據(jù)的序號依次為0、1、2、…、D-1；

輸出信道化結(jié)果：根據(jù)控制節(jié)拍，交替輸出信道化偶數(shù)輸出結(jié)果和信道化奇數(shù)輸出結(jié)果。

優(yōu)選的，D為不小于fs/BW的偶數(shù)，其中fs為信號的采樣率，BW為每個信道的帶寬。

優(yōu)選的，設(shè)計低通濾波器的步驟中：采用信道一半交疊的方式劃分信道，在阻帶抑制需求下得到低通濾波器h₁[n]。

由于采用了上述技術(shù)方案，本發(fā)明具有以下優(yōu)點：

本發(fā)明能充分利用FPGA、ASIC上的資源高效地實現(xiàn)均勻信道化。本發(fā)明所有運算都在同一個時鐘控制下進行，不存在抽取操作、時鐘域過渡、資源時分復(fù)用等，同時結(jié)構(gòu)簡單，非常適合在硬件上實現(xiàn)。

附圖說明

本發(fā)明將通過例子并參照附圖的方式說明，其中：

圖1為本發(fā)明的數(shù)據(jù)處理流程圖。

圖2為本發(fā)明中低通濾波器的時頻特性圖。

圖3為驗證實驗中的輸入信號時頻圖。

圖4為本發(fā)明通道1輸出結(jié)果與信道1中心頻率變頻濾波結(jié)果對比。

圖5為本發(fā)明通道2輸出結(jié)果與信道2中心頻率變頻濾波結(jié)果對比。

具體實施方式