[發(fā)明專利]地址譯碼器電路有效
| 申請(qǐng)?zhí)枺?/td> | 201710273534.5 | 申請(qǐng)日： | 2017-04-24 |
| 公開(kāi)（公告）號(hào)： | CN108735258B | 公開(kāi)（公告）日： | 2020-10-09 |
| 發(fā)明（設(shè)計(jì)）人： | 周耀;倪昊;劉曉艷 | 申請(qǐng)（專利權(quán)）人： | 中芯國(guó)際集成電路制造(上海)有限公司;中芯國(guó)際集成電路制造(北京)有限公司 |
| 主分類號(hào)： | G11C8/10 | 分類號(hào)： | G11C8/10;G11C8/08 |
| 代理公司： | 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 郭學(xué)秀;吳敏 |
| 地址： | 201203 *** | 國(guó)省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 地址 譯碼器 電路 | ||
1.一種地址譯碼器電路，其特征在于，包括：多個(gè)位線驅(qū)動(dòng)組；
所述位線驅(qū)動(dòng)組分別通過(guò)對(duì)應(yīng)的電源開(kāi)關(guān)與預(yù)設(shè)的供電電源耦接，并通過(guò)對(duì)應(yīng)的地線開(kāi)關(guān)與預(yù)設(shè)的地線耦接，且所述位線驅(qū)動(dòng)組還分別與共用電源邏輯電路和共用地線邏輯電路耦接；
控制單元，與所述電源開(kāi)關(guān)和所述地線開(kāi)關(guān)分別耦接，適于控制所述電源開(kāi)關(guān)及所述地線開(kāi)關(guān)在對(duì)應(yīng)的位線驅(qū)動(dòng)組處于選中狀態(tài)時(shí)開(kāi)啟，以將對(duì)應(yīng)的位線驅(qū)動(dòng)組分別與所述供電電源和所述地線耦接；
所述共用電源邏輯電路和共用地線邏輯電路，始終保持開(kāi)啟狀態(tài)，適于在對(duì)應(yīng)的位線驅(qū)動(dòng)組處于未選中狀態(tài)時(shí)，將對(duì)應(yīng)的位線驅(qū)動(dòng)組中的存儲(chǔ)信息置零；
所述地址譯碼器電路為X譯碼器；
所述位線驅(qū)動(dòng)組包括第一PMOS管至第四PMOS管、第一NMOS管至第三NMOS管、第一與門(mén)邏輯電路、第二與門(mén)邏輯電路、反相器和緩沖器；
所述第一PMOS管的柵端與第一NMOS管的柵端耦接，源端與所述電源開(kāi)關(guān)耦接，所述第一PMOS管的漏端與所述第一NMOS管的漏端耦接；所述第一NMOS管的源端與地線耦接；
所述第二PMOS管的柵端與所述反相器的輸出端耦接，所述第二PMOS管的漏端分別與所述第一PMOS管和所述第一NMOS管的柵端以及第三PMOS管的漏端和第二NMOS管的漏端耦接；
所述第二NMOS管的柵端與所述第三PMOS管的柵端均與所述第一與門(mén)邏輯電路的輸出端以及所述反相器的輸入端耦接，所述第三PMOS管的源端與第一供電電源耦接；
所述第四PMOS管源端與所述第一供電電源耦接，所述第四PMOS管的柵端與所述第三NMOS管的柵端分別與所述緩沖器的輸出端耦接，所述第四PMOS管的漏端與所述第三NMOS管的漏端耦接，所述第三NMOS管的源端通過(guò)所述地線開(kāi)關(guān)與地線耦接；
所述緩沖器的輸入端與所述第二與門(mén)邏輯電路的輸出端耦接，所述緩沖器的電源輸入端和所述第二與門(mén)邏輯電路的電源輸入端分別與所述第一供電電源耦接；
所述電源開(kāi)關(guān)包括第五PMOS管；
所述第五PMOS管的柵端與對(duì)應(yīng)的位線驅(qū)動(dòng)組的地址選擇信號(hào)耦接，所述第五PMOS管的源端與第二供電電源耦接，所述第五PMOS管的漏端與所述第一PMOS管的源端耦接；
所述地線開(kāi)關(guān)包括第四NMOS管；
所述第四NMOS管的柵端與預(yù)設(shè)的地線選擇信號(hào)耦接，所述第四NMOS管的漏端與所述第三NMOS管的源端耦接，所述第四NMOS管的源端與所述地線耦接。
2.根據(jù)權(quán)利要求1所述的地址譯碼器電路，其特征在于，所述共用電源邏輯電路和共用地線邏輯電路，適于通過(guò)上拉操作將處于未選中狀態(tài)的位線驅(qū)動(dòng)組中的存儲(chǔ)信息置零。
3.根據(jù)權(quán)利要求2所述的地址譯碼器電路，其特征在于，所述共用電源邏輯電路和共用地線邏輯電路，適于通過(guò)上拉操作將處于未選中狀態(tài)的位線驅(qū)動(dòng)組由浮空狀態(tài)置零。
4.根據(jù)權(quán)利要求1所述的地址譯碼器電路，其特征在于，所述共用電源邏輯電路和共用地線邏輯電路，適于通過(guò)下拉操作將處于未選中狀態(tài)的位線驅(qū)動(dòng)組中的存儲(chǔ)信息置零。
5.根據(jù)權(quán)利要求4所述的地址譯碼器電路，其特征在于，所述共用電源邏輯電路和共用地線邏輯電路，適于通過(guò)下拉操作將處于未選中狀態(tài)的位線驅(qū)動(dòng)組由浮空狀態(tài)置零。
6.一種存儲(chǔ)陣列，其特征在于，包括權(quán)利要求1-5任一項(xiàng)所述的地址譯碼器電路。
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