[發明專利]用于使用分布式觸發電路保護免于靜電放電的設備

有效

• 申請號: 201710271703.1
• 申請日: 2017-04-24
• 公開（公告）號: CN107919353B
• 公開（公告）日: 2022-01-04
• 發明（設計）人: P·加利;S·阿薩納西烏
• 申請（專利權）人: 意法半導體有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;董典紅

1.一種用于保護免于靜電放電的設備，所述設備在位于掩埋隔離層(2)上的半導體薄膜(1)中及其上制造，所述掩埋隔離層自身位于半導體阱(3)的頂部上，所述設備包括：第一端子(B1)和第二端子(B2)；至少一個模塊(MD1)，所述至少一個模塊包括至少一個MOS晶體管(TR)，所述至少一個MOS晶體管布置在所述第一端子(B1)與所述第二端子(B2)之間，耦合至所述第一端子和所述第二端子，并且使其柵極區域(G)、其襯底(B)和所述阱(3)電耦合；至少一個阻容式電路(RC)，所述至少一個阻容式電路被配置成用于當靜電放電發生在所述第一端子(B1)或所述第二端子(B2)上時使所述MOS晶體管(TR)導通，所述至少一個阻容式電路(RC)與所述晶體管的源極區域、柵極區域或漏極區域中的至少一者具有公共部分并且包括電容元件和電阻元件，所述電容元件的第一電極包括所述電阻元件并且所述電容元件的第二電極包括所述半導體薄膜(1)的至少一部分。

2.根據權利要求1所述的設備，其中，所述柵極區域(G)包括第一多晶硅區域(20)，并且所述模塊(MD1)包括第一假柵極區域(DG)，所述第一假柵極區域位于所述晶體管(TR)的所述漏極區域(D)的頂部上并且包括在第一絕緣層(51)的頂部上形成的第二多晶硅區域(50)，所述第二多晶硅區域(50)電耦合至所述第一多晶硅區域(20)并且包括不具有任何金屬硅化物的第一部分(54)，所述模塊(MD1)進一步包括第一阻容式電路(RC)，所述第一阻容式電路包括第一電阻元件(R_D)和第一電容元件(C_D)，所述第一電阻元件包括所述第二多晶硅區域(50)的所述第一部分(54)，所述第一電容元件的第一電極包括所述第二多晶硅區域(50)并且所述第一電容元件的第二電極包括所述漏極區域(D)的位于所述第一絕緣層(51)之下的部分(100)。

3.根據權利要求1所述的設備，其中，所述柵極區域(G)包括第一多晶硅區域(20)，所述第一多晶硅區域位于絕緣層(21)的頂部上并且包括不具有任何金屬硅化物的部分(200)，并且所述模塊(MD1)包括第二阻容式電路(RC2)，所述第二阻容式電路包括第二電阻元件(R_G)和第二電容元件(C_G)，所述第二電阻元件包括所述第一多晶硅區域(20)的所述部分(200)，所述第二電容元件的第一電極包括所述第一多晶硅區域(20)并且所述第二電容元件的第二電極包括所述襯底(B)的位于所述絕緣層(21)之下的部分(210)。

4.根據權利要求1所述的設備，其中，所述柵極區域(G)包括第一多晶硅區域(20)，并且所述模塊(MD1)包括第二假柵極區域(DG2)，所述第二假柵極區域位于所述源極區域(S)的頂部上并且包括位于第三絕緣層上的第三多晶硅區域(7)，所述第三多晶硅區域(7)電耦合至所述第一多晶硅區域(20)并且包括不具有任何金屬硅化物的部分(74)，所述模塊(MD1)包括第三阻容式電路(RC3)，所述第三阻容式電路包括第三電阻元件(R_s)和第三電容元件(C_s)，所述第三電阻元件包括所述第三多晶硅區域的所述部分(74)，所述第三電容元件的第一電極包括所述第三多晶硅區域(7)并且所述第三電容元件的第二電極包括所述源極區域(S)面向所述第三絕緣層定位的部分(700)。

5.根據權利要求1所述的設備，其中，所述阱(3)包括比位于所述掩埋隔離層(2)之下的層(30)較輕摻雜的區域(300)，并且所述模塊(MD1)包括電耦合至所述晶體管的所述襯底(B)的第四阻容式電路(RC4)，所述第四阻容式電路具有第四電阻元件和第四電容器，所述第四電阻元件包括所述阱(3)的較輕摻雜區域(300)，所述第四電容器的第一電極包括所述阱(3)的所述較輕摻雜區域(300)并且所述第四電容器的第二電極包括位于所述掩埋隔離層(2)的頂部上的所述半導體薄膜(1)。

6.根據以上權利要求中任一項所述的設備，包括在所述第一端子(B1)與所述第二端子(B2)之間并聯耦合的多個模塊(MDi)。