[發明專利]單斜和逐次逼近相結合的列級模數轉換器

在審

• 申請號: 201710270924.7
• 申請日: 2017-04-24
• 公開（公告）號: CN107196657A
• 公開（公告）日: 2017-09-22
• 發明（設計）人: 徐江濤;李煒;韓立鏹;聶凱明;史再峰;高靜
• 申請（專利權）人: 天津大學
• 主分類號: H03M1/14
• 分類號: H03M1/14;H03M1/46
• 代理公司: 天津市北洋有限責任專利代理事務所12201
• 代理人: 劉國威

技術領域

本發明涉及CMOS集成電路領域，尤其涉及逐次逼近型模數轉換設計和單斜型模數轉換器領域。具體講,本發明涉及單斜和逐次逼近相結合的列級模數轉換器。

背景技術

單斜、逐次逼近是常用的ADC結構。單斜型模數轉換器(Single-Slope Analog-to-Digital Converter，SSADC)有面積小、精度高的優點，但是其需要2^N個時鐘周期(其中N位ADC位數)，速度較慢直接影響了其在高速讀出電路當中的應用。傳統的SSADC結構如圖1所示，由比較器、斜坡發生器、計數器和寄存器四部分組成。而逐次逼近型模數轉換器(Successive Approximation Register Analog-to-Digital Converter，SAR-ADC)有著高速，低功耗的優點。傳統的SAR-ADC結構如圖2所示，由數模轉換器(Digital-to-Analog Converter，DAC)，比較器和邏輯模塊三部分組成。在列級電路中，其DAC面積較大，極大地影響了SAR-ADC的應用。

對于Q位ADC來說，其SAR-ADC中分段式DAC電容陣列的原理圖如圖3所示，分為低s位和高k位。用(V_refl，V_refh)表示SAR-ADC的量程。V_cm表示參考電壓，等于1/2V_ref，S_i(i＝1,2,..,k+s)為開關，C_i(i＝1,2,..,k+s)為DAC中的電容，V_in表示輸入信號，V_out表示輸出信號，DAC采用傳統二進制結構，共需要2^k+2^s-1個單位電容。

發明內容

為克服現有技術的不足，針對列級SAR-ADC中DAC面積較大和SSADC速度較慢的問題，本發明旨在提出一種結合SSADC和SAR-ADC的模數轉換器，使得SAR-ADC中的一部分DAC功能由芯片級SSADC實現，大幅度減少SAR-ADC的面積，使列級ADC具有轉換速率快、面積小、精度高的特點。本發明采用的技術方案是，單斜和逐次逼近相結合的列級模數轉換器，設列級模數轉換器為N位ADC，粗量化P位，細量化Q位，由粗斜坡產生器、基準電路、控制電路、計數器、比較器、邏輯電路、存儲電路、開關電路及SAR-ADC(Successive Approximation Register Analog-to-Digital Converter，SAR-ADC)電路構成，其中粗斜坡產生器、基準電路、控制電路及計數器為共用電路，而比較器、邏輯電路、存儲電路、開關電路及SAR-ADC電路為列級電路；粗斜坡產生器受到控制電路及計數器模塊的控制，產生2^P個臺階的信號，并與各列模擬信號進行比較，比較器的輸出接入到邏輯電路及存儲電路模塊當中；而基準電路會產生2^P+1個基準電壓，接入開關電路之中，并連接在SAR-ADC的量程輸入信號上，而開關的關斷受到邏輯電路及存儲電路模塊的控制。

工作原理為：分為兩個模數轉換階段：粗量化階段和細量化階段；在粗量化階段，所有的模擬信號進入比較器當中與一個P位粗量化斜坡做比較；當比較器輸出翻轉時，計數器的值被存到列寄存器中作為粗量化結果，控制開關電路當中相應的開關閉合；接著進入細量化階段，各參考電壓將整個量化范圍V_ref＝V_refh-V_refl等分為2^P個細量化區間，每個區間的范圍為ΔV_C＝V_ref/2^P；V_refh為高參考電壓，V_refl為低參考電壓，基準電路生成細量化所需的2^P+1個電壓信號，并通過開關電路進入到SAR-ADC中作為量程范圍；之后，模擬信號進入SAR-ADC模塊中采用逐次逼近方法進行量化；最終將粗量化和細量化的結果結合便能夠得到最終的結果。

本發明的特點及有益效果是：

相對于傳統的SAR-ADC其大幅度減少了DAC部分的面積，而且其量化時間沒有大幅度提高；相對于傳統的SSADC則大幅度提高了其速度，同時降低了其緩沖器等電路的壓力。

附圖說明：

圖1 SSADC結構示意圖。

圖2 SAR-ADC結構示意圖。