[發明專利]一種輸出驅動電路

有效

• 申請號: 201710262766.0
• 申請日: 2017-04-20
• 公開（公告）號: CN108736863B
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 鄒文安;邱衛斌
• 申請（專利權）人: 上海和輝光電有限公司
• 主分類號: H03K3/356
• 分類號: H03K3/356;H03K17/687
• 代理公司: 上海申新律師事務所 31272
• 代理人: 俞滌炯

1.一種輸出驅動電路，其特征在于，包括一個前級驅動器，用于驅動一個輸出級的上拉晶體管和下拉晶體管交替導通，以使所述輸出級所提供的輸出信號在第一、第二邏輯狀態之間切換，并且所述前級驅動器輸出的第一驅動信號用于驅動所述上拉晶體管以及輸出的第二驅動信號用于驅動所述下拉晶體管，所述前級驅動器包括：

第一、第二晶體管，它們各自均具有一個第一端和一個第二端及一個控制端，一個輸入信號同時輸入到所述第一、第二晶體管的所述控制端，所述第一、第二晶體管各自的所述第一端對應分別連接到第一、第二參考電壓源，以及所述第一、第二晶體管各自的所述第二端之間連接有一個受所述輸出信號控制的延遲單元，所述延遲單元用于避免所述第一、第二驅動信號的邏輯狀態同時產生上升沿或下降沿的翻轉；

所述延遲單元包括第三、第四晶體管，它們各自均具有一個第一端和一個第二端及一個控制端；其中

所述第三晶體管的所述第一端和所述第四晶體管的所述第二端都連接到所述第一晶體管的所述第二端，以及所述第三晶體管的所述第二端和所述第四晶體管的所述第一端都連接到所述第二晶體管的所述第二端，并在所述第三、第四晶體管的控制端輸入所述輸出信號的反相信號。

2.根據權利要求1所述的輸出驅動電路，其特征在于，當所述第一驅動信號由所述第一邏輯狀態翻轉到所述第二邏輯狀態時，所述延遲單元產生延時效應，使所述第一驅動信號翻轉結束后所述第二驅動信號才由所述第一邏輯狀態翻轉到所述第二邏輯狀態。

3.根據權利要求1所述的輸出驅動電路，其特征在于，當所述第二驅動信號由所述第二邏輯狀態翻轉到所述第一邏輯狀態時，所述延遲單元產生延時效應，使所述第二驅動信號翻轉結束后所述第一驅動信號才由所述第二邏輯狀態翻轉到所述第一邏輯狀態。

4.根據權利要求1所述的輸出驅動電路，其特征在于，還包括一個第一緩沖器，其輸入端連接到所述第一晶體管的第二端而其輸出端則提供所述的第一驅動信號。

5.根據權利要求1所述的輸出驅動電路，其特征在于，還包括一個第二緩沖器，其輸入端連接到所述第二晶體管的第二端而其輸出端則提供所述的第二驅動信號。

6.根據權利要求2所述的輸出驅動電路，其特征在于，當所述輸入信號為第一邏輯狀態時，所述第一晶體管導通而所述第二晶體管關斷，使得所述第一晶體管的所述第二端的電壓抬升并導致所述第一驅動信號由所述第一邏輯狀態翻轉至所述第二邏輯狀態；

所述延遲單元減緩所述第二晶體管的所述第二端的電壓抬升速度，在所述第一驅動信號翻轉結束后，所述第二晶體管的所述第二端的電壓才開始抬升而進一步使所述第二驅動信號開始由所述第一邏輯狀態翻轉到所述第二邏輯狀態。

7.根據權利要求3所述的輸出驅動電路，其特征在于，當所述輸入信號為第二邏輯狀態時，所述第一晶體管關斷而所述第二晶體管導通，使得所述第二晶體管的所述第二端的電壓拉低并導致所述第二驅動信號由所述第二邏輯狀態翻轉至所述第一邏輯狀態；

所述延遲單元減緩所述第一晶體管的所述第二端的電壓降低速度，在所述第二驅動信號翻轉結束后，所述第一晶體管的所述第二端的電壓才開始降低而進一步使所述第一驅動信號開始由所述第二邏輯狀態翻轉到所述第一邏輯狀態。

8.根據權利要求1所述的輸出驅動電路，其特征在于，還包括一個反相器，所述反相器的輸入端接收所述輸出信號而所述反相器的輸出端連接到所述第三、第四晶體管的所述控制端。

9.根據權利要求1所述的輸出驅動電路，其特征在于，所述第三晶體管的導電溝道類型和所述第四晶體管相反，所述輸出信號的所述反相信號控制所述第三、第四晶體管兩者中的一者關斷時另一者導通。