[發明專利]具隔離擬置圖案的三維半導體元件

有效

• 申請號: 201710258361.X
• 申請日: 2017-04-19
• 公開（公告）號: CN108735728B
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 葉騰豪;洪敏峰;胡志瑋
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種具隔離擬置圖案的三維半導體元件。其中，三維半導體元件包括：一襯底，具有一第一區域和一第二區域，且第二區域鄰近并圍繞第一區域，其中一陣列圖案形成于第一區域(有源區域)；一疊層結構，具有多層疊置于襯底上，所述多層包括有源層(例如導電層)與絕緣層交錯設置于襯底上方。疊層結構包括多個第一次疊層相對應于陣列圖案，且第一次疊層形成于第一區域中；和多個第二次疊層分隔地設置于第二區域中，且這些第二次疊層是形成如第一擬置島并圍繞陣列圖案的第一次疊層。

技術領域

本發明是有關于一種三維半導體元件，特別是關于一種具隔離擬置圖案的三維半導體元件。

背景技術

在一三維半導體元件(如存儲器)的傳統制造過程中，需要使用一深溝道刻蝕(deep trench etching)步驟以切割形成位線或字線(例如形成已知的BL-to-BL或WL-to-WL結構)。在深溝道刻蝕步驟之前，需先疊層多層導電層于一基材上(例如形成于一襯底上方或形成襯底的一下凹空間內)，再對疊層的多層進行平坦化工藝和深溝道刻蝕工藝。在深溝道刻蝕期間，來自等離子體的電荷會累積在導電層處，而造成三維半導體元件損傷與缺陷。

圖1為一種傳統三維半導體元件的上視圖。圖2為沿圖1的三維半導體元件的剖面線2A-2A′繪制的剖面示意圖。傳統的一三維半導體元件1包括一襯底10具有一第一區域A1和一第二區域A2，其中一陣列圖案(array pattern)P_array形成于第一區域A1。一疊層結構(stack structure)具有多層(multi-layers)疊置于襯底10上，所述多層包括數層有源層112(ex:導電層，例如多晶硅層)與絕緣層(ex:氧化層)113交錯設置于襯底10上方。如圖2所示，這些疊層的多層是延伸至陣列圖案P_array以外的區域，例如延伸至一大環區域R_BR(在一OP界面B_OP和陣列圖案P_array之間)，且一些不完整的多層圖案(在工藝中產生)是留在隔離區域R_I(在OP界面B_OP和ADT界面B_ADT之間且鄰近一周邊區域R_Peri)中，其中大環區域R_BR和隔離區域R_I可被視為一過渡區(transitional region)R_T。在深溝道刻蝕期間，來自等離子體的電荷(如圖1中的符號“e”所表示)會累積在對應于大環區域R_BR的導電層，此可能會有引起電弧效應產生的高風險。大環區域R_BR的面積越大，累積的電荷數目越大量，特別是在一些結構上相對脆弱的地方(例如尖端或邊緣處)，因此所引起的電弧效應越嚴重，而造成三維半導體元件的損壞。

發明內容

本發明是有關于一種三維半導體元件。根據實施例的三維半導體元件，通過形成具隔離擬置圖案的布局設計以圍繞陣列圖案，可避免電弧效應和大幅增進應用的三維半導體元件的電子特性。

根據實施例，是提出一種三維半導體元件，包括：一襯底，具有一第一區域和一第二區域，且第二區域鄰近并圍繞第一區域，其中一陣列圖案(array pattern)形成于第一區域；一疊層結構(stack structure)，具有多層(multi-layers)疊置于襯底上，所述多層包括有源層與絕緣層交錯設置于襯底上方。疊層結構包括多個第一次疊層(first sub-stacks)相對應于陣列圖案，且這些第一次疊層形成于第一區域中；和多個第二次疊層(second sub-stacks)分隔地設置于第二區域中，且這些第二次疊層是形成如第一擬置島(first dummy islands)并圍繞陣列圖案的第一次疊層。

可選地，這些第一擬置島是以第一溝道(first trenches)分隔開來，且這些第一溝道之間的間距(pitches)不相同。