[發明專利]三維疊層半導體裝置及其制造方法

有效

• 申請號: 201710257945.5
• 申請日: 2017-04-19
• 公開（公告）號: CN108735709B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 陳士弘
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L23/52
• 分類號: H01L23/52;H01L23/522;H01L21/60
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種三維疊層半導體裝置的制造方法，其特征在于，該三維疊層半導體裝置包括多層疊層結構并具有一陣列區域和一接觸區域，各該疊層結構包括一導電層及一絕緣層，這些導電層及這些絕緣層交錯疊層，該方法用以在一接觸區域中形成多個中間連接件(interlayer connector)，各該中間連接件連接至對應的各該導電層，該方法包括：

使用N個刻蝕掩模的組合以于該接觸區域中的這些導電層和這些絕緣層中產生出O種不同的移除層數，以形成多個著陸區域(landing area)于該接觸區域中的這些導電層上，這些著陸區域上方沒有疊加這些導電層，各該掩模包括多個掩模區域及多個開口刻蝕區域，N為大于或等于2的整數，O為大于2的整數，2^N-1＜O≤2^N，m為用于這些掩模的一序列號碼，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及

更換該接觸區域中的部分這些導電層及這些絕緣層，包括：以所選擇的順序使用這些掩模刻蝕該接觸區域中的部分這些導電層及這些絕緣層N次，以產生從一表面層延伸至這些導電層的多個刻蝕深度，各該刻蝕深度延伸至對應的該著陸區域，其中，

m＝1時，對應的該刻蝕深度是等于1P層該疊層結構；及

m＝2時，對應的該刻蝕深度是等于2P層該疊層結構，其中P為大于或等于1的整數。

2.根據權利要求1所述的三維疊層半導體裝置的制造方法，其特征在于，m大于或等于3時，對應的該刻蝕深度是等于nP層該疊層結構，n為大于或等于3的整數，且n包括不等于2^m-1的整數，且n小于或等于2^N-1。

3.根據權利要求1所述的三維疊層半導體裝置的制造方法，其特征在于，使用N個刻蝕掩模的組合以于該接觸區域中的這些導電層和這些絕緣層中產生出O種不同的移除層數之前，更包括：

提供一光刻膠層，該光刻膠層覆蓋該陣列區域和該接觸區域中的這些疊層結構的部分表面；以及

以該光刻膠層為掩模刻蝕這些疊層結構，并削減(trim)該光刻膠層的寬度，直到該接觸區域中的這些疊層結構暴露于削減后的該光刻膠層之外，其中該光刻膠層于該接觸區域中是朝一第一方向削減寬度。

4.根據權利要求3所述的三維疊層半導體裝置的制造方法，其特征在于，這些中間連接件的數目是為P×O個。

5.根據權利要求3所述的三維疊層半導體裝置的制造方法，其特征在于，使用N個刻蝕掩模的組合于該接觸區域中產生出的O種移除層數是朝一第二方向遞增，該第一方向不同于該第二方向。

6.根據權利要求3所述的三維疊層半導體裝置的制造方法，其特征在于，以該光刻膠層為掩模刻蝕這些疊層結構包括：

以該光刻膠層為掩模，刻蝕M-1次這些疊層結構，在此步驟的每次刻蝕中，這些疊層結構被刻蝕1個Q層的厚度，且在第1次～第M-2次刻蝕這些疊層結構后，皆削減(trim)該光刻膠層的寬度一次，M為大于或等于3的整數，Q為大于或等于1的整數。

7.根據權利要求3所述的三維疊層半導體裝置的制造方法，其特征在于，該N個掩模均鄰接于該光刻膠層。

8.一種三維疊層半導體裝置，其特征在于，包括：

多層疊層結構，各該疊層結構包括一導電層及一絕緣層，這些導電層及這些絕緣層交錯疊層，其中這些疊層結構是形成該三維疊層半導體裝置的一陣列區域、一接觸區域和一虛擬區域，該虛擬區域鄰接該陣列區域和該接觸區域，且該虛擬區域位于該陣列區域和該接觸區域的一側；以及

多個中間連接件，形成于該接觸區域中，各該中間連接件連接至對應的各該導電層；

該虛擬區域中的階梯高度小于該接觸區域中的階梯高度，該陣列區域和該接觸區域之間具有一高度差，該高度差于該陣列區域和該接觸區域的接口處沿著遠離該虛擬區域的方向遞減。

9.根據權利要求8所述的三維疊層半導體裝置，其特征在于，該高度差是以P層該疊層結構為單位遞減，P為大于或等于1的整數。