[發明專利]一種基于FinFET晶體管的電流模一位全加器

在審

• 申請號: 201710255969.7
• 申請日: 2017-04-18
• 公開（公告）號: CN107222203A
• 公開（公告）日: 2017-09-29
• 發明（設計）人: 胡建平;熊陽;楊廷鋒
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/20
• 分類號: H03K19/20;G06F7/501
• 代理公司: 寧波奧圣專利代理事務所(普通合伙)33226
• 代理人: 方小惠

技術領域

本發明涉及一種一位全加器，尤其是涉及一種基于FinFET晶體管的電流模一位全加器。

背景技術

隨著晶體管尺寸的不斷縮小，受短溝道效應和當前制造工藝的限制，普通的CMOS晶體管尺寸降低的空間極度縮小。當普通CMOS晶體管的尺寸縮小到20nm以下時，器件的漏電流會急劇加大，造成較大的電路漏功耗。并且，電路短溝道效應變得更加明顯，器件變得相當不穩定，極大的限制了電路性能的提高。FinFET管(鰭式場效晶體管，Fin Field-Effect Transistor)是一種新的互補式金氧半導體(CMOS)晶體管為一種新型的3D晶體管，在當前電路設計中被廣泛應用。

一位全加器是數字運算最基本的單元，反映一位全加器的電路性能的主要指標是電路面積、延時、功耗和功耗延時積四個因素。現有的電流模一位全加器的電路如圖1所示。該電流模一位全加器由25個CMOS管(P1、P2、P3、P4、P5、P6、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14、N15、N16、N17、N18和N19)和運算放大器F1組成。該電流模一位全加器使用的晶體管數目較多，且串聯的CMOS管導致電源至地的棧高度過長，為了使電路能正常工作，保證仿真波形不失真，需要相應提高電路的工作電源或者通過VSC電路調節偏置電壓Vrfn和Vrfp，由此導致電路面積、延時、功耗和功耗延時積均較大。

鑒此，設計一種電路面積、延時、功耗和功耗延時積均較小的基于FinFET晶體管的電流模一位全加器具有重要意義。

發明內容

本發明所要解決的技術問題是提供一種電路面積、延時、功耗和功耗延時積均較小的基于FinFET晶體管的電流模一位全加器。

本發明解決上述技術問題所采用的技術方案為：一種基于FinFET晶體管的電流模一位全加器，包括第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第四P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管、第六N型FinFET管、第七N型FinFET管、第八N型FinFET管、第九N型FinFET管、第十N型FinFET管和第十一N型FinFET管，所述的第一P型FinFET管、所述的第二P型FinFET管、所述的第三P型FinFET管和所述的第四P型FinFET管分別為低閾值P型FinFET管，所述的第一N型FinFET管、所述的第三N型FinFET管、所述的第四N型FinFET管、所述的第五N型FinFET管、所述的第六N型FinFET管、所述的第七N型FinFET管、所述的第九N型FinFET管、所述的第十N型FinFET管和所述的第十一N型FinFET管分別為低閾值N型FinFET管，所述的第二N型FinFET管和所述的第八N型FinFET管分別為高閾值N型FinFET管，所述的第一P型FinFET管的源極、所述的第二P型FinFET管的源極、所述的第三P型FinFET管的源極和所述的第四P型FinFET管的源極均接入電源，所述的第一P型FinFET管的前柵、所述的第一P型FinFET管的背柵、所述的第二P型FinFET管的前柵、所述的第二P型FinFET管的背柵、所述的第三P型FinFET管的前柵、所述的第三P型FinFET管的背柵、所述的第四P型FinFET管的前柵和所述的第四P型FinFET管的背柵連接且其連接端為所述的電流模一位全加器的第一控制端，所述的第一P型FinFET管的漏極和所述的第一N型FinFET管的漏極連接且其連接端為所述的電流模一位全加器的高位進位信號輸出端，輸出高位進位信號，所述的第二P型FinFET管的漏極、所述的第一N型FinFET管的前柵、所述的第一N型FinFET管的背柵、所述的第二N型FinFET管的漏極、所述的第三N型FinFET管的漏極、所述的第七N型FinFET管的前柵和所述的第七N型FinFET管的背柵連接，所述的第三P型FinFET管的漏極、所述的第五N型FinFET管的漏極、所述的第六N型FinFET管的漏極、所述的第八N型FinFET管的漏極、所述的第十N型FinFET管的前柵和所述的第十N型FinFET管的背柵連接，所述的第四P型FinFET管的漏極和所述的第十N型FinFET管的漏極連接且其連接端為所述的電流模一位全加器的輸出端，輸出和信號，所述的第一N型FinFET管的源極、所述的第二N型FinFET管的源極、所述的第四N型FinFET管的源極、所述的第七N型FinFET管的源極、所述的第九N型FinFET管的源極、所述的第十N型FinFET管的源極和所述的第十一N型FinFET管的漏極連接，所述的第十一N型FinFET管的源極接地，所述的第三N型FinFET管的源極和所述的第四N型FinFET管的漏極連接，所述的第五N型FinFET管的源極、所述的第六N型FinFET管的源極和所述的第七N型FinFET管的漏極連接，所述的第八N型FinFET管的源極和所述的第九N型FinFET管的漏極連接，所述的第二N型FinFET管的前柵、所述的第三N型FinFET管的前柵、所述的第五N型FinFET管的前柵和所述的第八N型FinFET管的背柵連接且其連接端為所述的電流模一位全加器的第一加數信號輸入端，接入第一加數信號，所述的第二N型FinFET管的背柵、所述的第三N型FinFET管的背柵、所述的第五N型FinFET管的背柵和所述的第八N型FinFET管的前柵連接且其連接端為所述的電流模一位全加器的第二加數信號輸入端，接入第二加數信號，所述的第四N型FinFET管的前柵、所述的第四N型FinFET管的背柵、所述的第六N型FinFET管的前柵、所述的第六N型FinFET管的背柵、所述的第九N型FinFET管的前柵和所述的第九N型FinFET管的背柵連接且其連接端為所述的電流模一位全加器的低位進位信號輸入端，接入低位進位信號，所述的第十一N型FinFET管的前柵和所述的第十一N型FinFET管的背柵連接且其連接端為所述的電流模一位全加器的第二控制端。