[發明專利]多處理器系統及緩存共享方法

在審

• 申請號: 201710249248.5
• 申請日: 2017-04-17
• 公開（公告）號: CN107423234A
• 公開（公告）日: 2017-12-01
• 發明（設計）人: 林建宏;吳明儒;喬偉豪;李坤耿;張順杰;張鳴谷;許嘉豪;蕭丕承
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: G06F12/0806
• 分類號: G06F12/0806;G06F12/084;G06F12/0844
• 代理公司: 北京萬慧達知識產權代理有限公司11111
• 代理人: 白華勝,王蕊

1.一種多處理器系統，支持緩存共享，所述多處理器系統包括：

多個處理器子系統，包含：

第一處理器子系統，包含：

至少一第一處理器；以及

第一緩存，耦接于所述至少一第一處理器；以及

第二處理器子系統，包含：

至少一第二處理器；以及

第二緩存，耦接于所述至少一第二處理器；以及

緩存一致性互連電路，耦接于所述多個處理器子系統，所述緩存一致性互連電路用于從所述第一緩存中的被驅逐緩存行獲取緩存行數據，并將已獲取的所述緩存行數據傳送至所述第二緩存進行存儲。

2.根據權利要求1所述之多處理器系統，其特征在于，所述緩存一致性互連電路對所述第二緩存執行寫入操作，以主動將已獲取的所述緩存行數據推入所述第二緩存；或者所述緩存一致性互連電路請求所述第二緩存從所述緩存一致性互連電路中讀取已獲取的所述緩存行數據，并對已獲取的所述所述緩存行數據進行儲存。

3.根據權利要求1所述之多處理器系統，其特征在于，當包含于所述第二處理器子系統中的每個處理器均處于閑置狀態的條件下時，所述緩存一致性互連電路將已獲取的所述緩存行數據傳送至所述第二緩存；或者當包含于所述第二處理器子系統中的至少一處理器仍處于活動狀態的條件下時，所述緩存一致性互連電路將已獲取的所述緩存行數據傳送至所述第二緩存。

4.根據權利要求1所述之多處理器系統，其特征在于，所述第一緩存為所述至少一第一處理器的第T級緩存，從所述第二處理器子系統中借用的所述第二緩存通過所述緩存一致性互連電路用作所述至少一第一處理器的第S級緩存，其中S和T均為正整數，且S≥T。

5.根據權利要求4所述之多處理器系統，其特征在于進一步包括：

預取電路，用于將存儲裝置中的數據預先存取至所述第二緩存，其中所述第二緩存用作所述至少一第一處理器的所述第S級緩存。

6.根據權利要求1所述之多處理器系統，其特征在于，所述緩存一致性互連電路包含：

探聽過濾器，用于為所述第二緩存的多個快取數據請求提供至少緩存命中信息和緩存失效信息，其中，當緩存行數據被發送至所述第二緩存時，所述探聽過濾器進行更新以指示所述緩存行數據存放于所述第二緩存中。

7.根據權利要求6所述之多處理器系統，其特征在于，所述緩存一致性互連電路進一步用于根據所述探聽過濾器的信息來決定是否需要將所述被驅逐緩存行的所述緩存行數據傳送至所述第二緩存進行存儲。

8.根據權利要求1所述之多處理器系統，其特征在于，所述第二處理器子系統根據時鐘信號和供應電壓進行運作，以及所述多處理器系統進一步包括以下至少一個：

時鐘門控電路，用于接收所述時鐘信號，并進一步用于在至少所述緩存一致性互連電路的控制下選擇性門控所述時鐘信號；

電源管理電路，用于執行動態電壓頻率調節，以調整所述時鐘信號的頻率值與所述供應電壓的電壓值中的至少一個。

9.根據權利要求1所述之多處理器系統，其特征在于，所述多個處理器子系統進一步包含第三處理器子系統，所述第三處理器子系統包含至少一第三處理器及耦接于所述至少一第三處理器的第三緩存；以及其中，所述緩存一致性互連電路包含：

緩存分配電路，用于決定將所述第二緩存與所述第三緩存中的哪個分配給所述第一處理器子系統中的所述至少一第一處理器，其中，當所述緩存分配電路將所述第二緩存分配給所述第一處理器子系統的所述至少一第一處理器時，將從所述第一緩存中的所述被驅逐緩存行所獲取的所述緩存行數據傳送至所述第二緩存。

10.根據權利要求9所述之多處理器系統，其特征在于，所述緩存分配電路用于使用循環方式與隨機方式中的至少一種來決定將所述第二緩存與所述第三緩存中的哪個分配給所述第一處理器子系統的所述至少一第一處理器。