[發(fā)明專利]電路測試方法

有效

• 申請?zhí)枺?/td>: 201710235595.2
• 申請日: 2017-04-12
• 公開（公告）號: CN108572310B
• 公開（公告）日: 2021-04-16
• 發(fā)明（設(shè)計）人: 郭宏森;陳德威;張宏盛;關(guān)明琬
• 申請（專利權(quán)）人: 慧榮科技股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 陳亮

本發(fā)明提供一種電路測試方法,適用一待測元件。電路測試方法包括：將待測元件中的多個電源引腳耦接至一接地或者施加零伏特至待測元件中的電源引腳；在待測元件的多個信號引腳中的一第一信號引腳上，施加一測試電壓；以及測量待測元件的信號引腳中的一第二信號引腳上的電流，并據(jù)以判斷待測元件是否具有漏電流。

技術(shù)領(lǐng)域

本發(fā)明有關(guān)于一種電路測試方法；特別有關(guān)于一種封裝后的集成電路的測試方法。

背景技術(shù)

由于集成電路的操作速度越來越快，且結(jié)構(gòu)越來越復(fù)雜，輸出輸入引腳的數(shù)目也因此大量增加，造成集成電路的路徑復(fù)雜度增加。為了因應(yīng)這樣的復(fù)雜度，晶粒通常會導(dǎo)入測試模式，以在封裝前進(jìn)行對本身的電路進(jìn)行測試，進(jìn)而避免路徑上的短路或者其他疏失造成電路的失效。

另外，隨著集成電路復(fù)雜度的增加以及產(chǎn)品面積的限制，晶粒會被堆迭封裝使得集成電路的體積縮小并且提升集成電路的性能。然而，晶粒被封裝或者堆迭后，其本身的測試模式則無法找出在堆迭以及封裝的過程中所產(chǎn)生的其他路徑的錯誤。

綜上所述，一種可判斷晶粒被封裝或者堆迭后之產(chǎn)品的測試方法是需要的。

發(fā)明內(nèi)容

本發(fā)明所提供的測試方法可在集成電路未被啟動的狀態(tài)下，測量信號引腳上的漏電流。

本發(fā)明的實施例提供一種電路測試方法，適用于用以測試待測元件的測試裝置。電路測試方法包括：將待測元件中的多個電源引腳耦接至一接地；在待測元件的多個信號引腳中的一第一信號引腳上，施加一測試電壓；以及測量待測元件的信號引腳中的一第二信號引腳上的電流，并據(jù)以判斷待測元件是否具有漏電流。

本發(fā)明的實施例另提供一種電路測試方法，適用于用以測試待測元件的測試裝置。電路測試方法包括：施加零伏特至待測元件中的電源引腳；在待測元件的多個信號引腳中的一第一信號引腳上，施加一測試電壓；以及測量待測元件的信號引腳中的一第二信號引腳上的電流，并據(jù)以判斷待測元件是否具有漏電流。

本發(fā)明的實施例又提供一種電路測試方法，適用于用以測試待測元件的測試裝置。電路測試方法包括：在待測元件中的元件皆未被開啟的狀態(tài)下，對待測元件的多個信號引腳進(jìn)行測量；以及根據(jù)測量結(jié)果，判斷待測元件是否具有漏電流。

附圖說明

圖1是本發(fā)明的放大器電路的一種實施例的方塊圖。

圖2是圖1所示的待測元件的一種實施例的方塊圖。

圖3是本發(fā)明的測試方法的一種實施例的流程圖。

符號說明

1000 測試系統(tǒng)；

100 測試裝置；

200 待測元件；

V1、V2 電壓；

VPIN_1 電源引腳；

I/OPIN_1、I/OPIN_2 信號引腳；

D1、D2 二極管；

N1 節(jié)點；

P1、P2、P3 路徑；

S300～S310 步驟。

具體實施方式

以下將詳細(xì)討論本發(fā)明各種實施例的裝置及使用方法。然而值得注意的是，本發(fā)明所提供的許多可行的發(fā)明概念可實施在各種特定范圍中。這些特定實施例僅用于舉例說明本發(fā)明的裝置及使用方法，但非用于限定本發(fā)明的范圍。