[發明專利]半導體存儲裝置、快閃存儲器及其連續讀出方法

有效

• 申請號: 201710231829.6
• 申請日: 2017-04-11
• 公開（公告）號: CN107871521B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 神永雄大;水藤克年
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/26;G06F12/02
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬雯雯;臧建明

本發明提供一種半導體存儲裝置、快閃存儲器及其連續讀出方法，實現頁面的連續讀出的高速化。本發明的快閃存儲器(100)包括：存儲胞元陣列(110)；頁面讀出部件，選擇存儲胞元陣列(110)的頁面，將選擇頁面的數據讀出至頁面緩沖器/讀出電路(180)；頁面信息保存部(160)，保存與連續讀出的范圍相關的頁面信息；以及控制部(150)，控制頁面的連續讀出。控制部(150)基于頁面信息來判定是否繼續連續讀出，在判定為繼續的情況下，即使芯片選擇信號被切換，仍可無頁面數據讀出命令及頁面地址的輸入地進行連續讀出。

技術領域

本發明涉及一種快閃存儲器(flash memory)等半導體存儲裝置，尤其涉及一個或多個頁面的連續讀出。

背景技術

與非(NAND)型快閃存儲器與或非(NOR)型快閃存儲器相比，能夠實現集成度高的存儲胞元陣列(memory cell array)，因此，適合于圖像數據(data)或音樂數據等大容量的數據存儲。另一方面，由于需要從存儲胞元陣列向頁面緩沖器(page buffer)的數據讀出，因此與NOR型快閃存儲器相比，讀出所需的時間變長。

近年的快閃存儲器中，搭載以少的端子數來實現輸入/輸出數據的高速化的串行接口(serial interface)的存儲器正在增加。對于串行接口，例如有需要8位(bit)指令碼(command code)及24位地址(address)的標準串行外設接口(Serial PeripheralInterface，SPI)。專利文獻1公開了一種無須變更SPI的協議(protocol)而擴展地址能力的串行快閃存儲器。

現有技術文獻

專利文獻

專利文獻1：日本專利特開2015-8021號公報

[發明所要解決的問題]

NOR型快閃存儲器可如所謂的突發模式(burst mode)般進行數據的連續讀出。圖1(A)表示此種快閃存儲器的連續讀出動作的時序圖(timing chart)。當芯片選擇(chipselect)信號CS成為低電平(level)時，快閃存儲器成為有效(active)，例如同步于串行時鐘的上升而從輸入端子輸入讀出命令及地址。快閃存儲器使地址自動增量(increment)，并依序將所讀出的數據同步于串行時鐘的下降而從輸出端子予以輸出。當芯片選擇信號CS成為高電平時，快閃存儲器成為非選擇(待命(standby)狀態)，數據的連續讀出停止。

另一方面，在NAND型快閃存儲器中，為了實現與NOR型串行快閃存儲器的兼容性，搭載串行接口的存儲器也已實用化。NAND型快閃存儲器不同于NOR型快閃存儲器，必須從存儲胞元陣列的頁面將數據暫時讀出至頁面緩沖器/讀出電路，為此需要特有的命令或指令(command)。以下，將所述特有的命令稱作“頁面數據讀出命令”。因而，當在NAND型快閃存儲器中進行連續讀出時，必須輸入頁面數據讀出命令與開始讀出的頁面地址，在相當于來自存儲胞元陣列的頁面的數據讀出期間的等待時間(latency)之后，必須輸入用于使由頁面緩沖器/讀出電路所保持的數據串行輸出的讀出命令。

為了連續進行數據的串行輸入/串行輸出，NAND型快閃存儲器具備保持從頁面緩沖器/讀出電路轉發的數據的數據寄存器(data register)(或高速緩沖寄存器(cacheregister))，由頁面緩沖器/讀出電路與數據寄存器構成兩級的管線(pipe line)。在連續讀出時，頁面自動增量，頁面數據依序被轉發至頁面緩沖器/讀出電路，在此期間，由數據寄存器所保持的數據同步于串行時鐘而串行輸出至外部。