[發明專利]一種提高通用存儲器芯片走線的靜電釋放能力的方法

在審

• 申請號: 201710229776.4
• 申請日: 2017-04-10
• 公開（公告）號: CN107172799A
• 公開（公告）日: 2017-09-15
• 發明（設計）人: 張坤
• 申請（專利權）人: 晶晨半導體（上海）有限公司
• 主分類號: H05K1/02
• 分類號: H05K1/02
• 代理公司: 上海申新律師事務所31272
• 代理人: 俞滌炯

技術領域

本發明涉及芯片走線的靜電釋放能力，尤其涉及一種通用存儲器芯片的走線的靜電釋放能力方法。

背景技術

靜電對PCB板上的芯片可以產生三個危害：①吸引或排斥(吸附灰塵)；②與大地有電位差(可高達幾萬伏特，造成半導體器件的介質擊穿)；③會產生放電電流：靜電的能量雖然較小，但是放電過程十分短暫，往往是一瞬間就完成，只能提供爆炸性的擊穿能量，會產生極大的破壞力。為了避免靜電釋放對PCB板上的芯片所帶來的危害，傳統的提高通用存儲器芯片的走線的靜電釋放能力的方法有：(1)如圖1所示，將通用存儲器芯片走線的地址線，指令線以及數據線串接電阻；PCB板上芯片的各走線之間的間距設置為10mil～12mil；使用大面積的雙層PCB板來增加串接的電阻或者加強電源以及接地回路的面積；(2)在片上系統和通用存儲器芯片的外圍增加屏蔽罩。但是上述第一種方法需要占用較大面積的PCB板，這種PCB板的尺寸都在90mm*90mm以上，從而帶來成本的上升。而第二種通過增加屏蔽罩的方法，其抗靜電釋放的能力比較差，并沒有明顯的抗靜電釋放的能力的優勢。

發明內容

針對目前通用存儲器芯片的走線存在的靜電釋放問題，本發明提供一種提高通用存儲器芯片走線的靜電釋放能力的方法。

本發明解決技術問題所采用的技術方案為：

一種提高通用存儲器芯片走線的靜電釋放能力的方法，應用于雙層PCB板，

于所述雙層PCB板上設置所述通用存儲器芯片的第一電路走線布局，所述第一電路走線布局由第一地址線，第一指令線，第一數據線和第一接地回路組成，所述第一地址線，第一指令線，第一數據線和第一接地回路之間的間距設置在4mil～8mil之間；

所述第一接地回路設置于所述第一電路走線布局的外圍，以隔離靜電能量。

優選的，所述第一地址線，所述第一指令線，所述第一數據線和所述第一接地回路之間的間距設置為4mil。

優選的，所述雙層PCB板的長度不大于90mm。

優選的，所述雙層PCB板的長度為90mm。

優選的，所述雙層PCB板的寬度不大于90mm。

優選的，所述雙層PCB板的寬度為90mm。

優選的，所述雙層PCB的長度大于90mm，所述雙層PCB板的寬度大于90mm。

優選的，于所述雙層PCB板上設置一片上系統的第二電路走線布局，所述第二電路走線布局包括第二地址線，第二指令線，第二數據線和第二接地回路。

優選的，所述第一地址線連接所述第二地址線，所述第一指令線連接所述第二指令線，所述第一數據線連接所述第二數據線。

優選的，所述第一接地回路和所述第二接地回路為同一接地回路。

本發明的有益效果：本發明通過將通用存儲器芯片的電路走線布局的間距由傳統的10mil縮小至4mil～8mil，不僅減小了雙層PCB板的面積，從而為電路走線布局的外圍布線留出了足夠的空間給接地回路做隔離，防止了靜電釋放能量進入，提高了PCB板上的信號承受高電壓的能力。

附圖說明

圖1為現有技術中的通用存儲器芯片的電路走線布局的示意圖。

圖2為本發明的實施例的通用存儲器芯片的電路走線布局的示意圖。

具體實施方式

下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。

如圖2所示，本發明的一種提高通用存儲器芯片2走線的靜電釋放能力的方法，應用于雙層PCB板，于雙層PCB板上設置通用存儲器芯片2的第一電路走線布局，第一電路走線布局由第一地址線，第一指令線，第一數據線和第一接地回路4組成，第一地址線，第一指令線，第一數據線和第一接地回路4之間的間距3設置在4mil～8mil之間；第一接地回路4設置于第一電路走線布局的外圍，以隔離靜電能量。

本發明的實施例如圖2所示，通過將通用存儲器芯片2的第一電路走線布局中的第一地址線，第一指令線，第一數據線和第一接地回路4的布線間距3設置為4mi～8mil之間，從而縮小了雙層PCB的面積，為第一電路走線布局的外圍留出了足夠的空間給第一接地回路4做隔離，防止了能量從外圍進入。

本發明優選的實施例，第一地址線，第一指令線和第一數據線和第一接地回路4之間的間距3設置為4mil。