[發(fā)明專利]一種基于BDJ的可數(shù)字化波長(zhǎng)檢測(cè)集成電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710227331.2
• 申請(qǐng)日: 2017-04-10
• 公開（公告）號(hào): CN107152968B
• 公開（公告）日: 2018-08-21
• 發(fā)明（設(shè)計(jì)）人: 吳柯柯;施朝霞
• 申請(qǐng)（專利權(quán)）人: 浙江工業(yè)大學(xué)
• 主分類號(hào): G01J1/44
• 分類號(hào): G01J1/44
• 代理公司: 杭州天正專利事務(wù)所有限公司 33201
• 代理人: 王兵;黃美娟

1.基于BDJ的可數(shù)字化波長(zhǎng)檢測(cè)集成電路，由光電流提取電路一(1)、光電流提取電路二(2)、電流支路選擇電路(3)、電流輸出放大電路(4)、電流電壓轉(zhuǎn)換電路(5)、電壓比較電路一(6)、電壓比較電路二(7)、SR鎖存器(8)組成；

掩埋CMOS雙PN結(jié)光電二極管包含兩個(gè)不同深度位置的PN結(jié)，且兩PN結(jié)共用一個(gè)N結(jié)，即由淺PN結(jié)二極管D1和深PN結(jié)二極管D2組成，D1與D2共陰極連接；其中，深PN結(jié)D2陽(yáng)極接地，輸出光電流I2，淺PN結(jié)D1陽(yáng)極輸出光電流I1，D1與D2陰極輸出兩個(gè)PN結(jié)的光電流之和I1+I2；

所述光電流提取電路一(1)輸入端(1a)與淺PN結(jié)D1陽(yáng)極相連，輸出端1b與電流支路選擇電路(3)的第一輸入端(31a)相連；

光電流提取電路一(1)由PMOS管P0、P1、P2、P3和NMOS管N0組成；所述PMOS管P0源極接電源Vdd，柵漏短接，漏極接所述PMOS管P1源極，所述PMOS管P1柵漏短接，漏極與所述PMOS管P2源極相連，所述PMOS管P2柵極與所述PMOS管P3源極相連，所述PMOS管P2漏極連所述NMOS管N0漏極，所述PMOS管P3源極和漏極分別為該光電流提取電路一(1)的輸入端(1a)和輸出端(1b)，所述NMOS管N0源極接地，柵漏短接，柵極與所述PMOS管P3柵極連接；

所述光電流提取電路二(2)的輸入端(2a)與D1和D2的陰極相連，光電流提取電路二(2)的輸出端(2b)與電流支路選擇電路(3)的第二輸入端(32a)相連；

光電流提取電路二(2)由PMOS管P4、P5、P6、P7、P8、P9以及NMOS管N1、N2組成；所述PMOS管P4源極接電源Vdd，柵漏短接，漏極接所述PMOS管P5源極，所述PMOS管P5柵漏短接，漏極連所述NMOS管N1漏極，所述NMOS管N1源極接地，柵極與所述NMOS管N2源極連接，該光電流提取電路二(2)的輸入端(2a)為所述NMOS管N2源極，所述NMOS管N2柵極接所述NMOS管N1漏極，所述NMOS管N2漏極接所述PMOS管P7漏極，所述PMOS管P7柵漏短接，源極接所述PMOS管P6漏極，所述PMOS管P6柵漏短接，源極接電源Vdd，所述PMOS管P8源極接電源Vdd，柵極接所述PMOS管P6柵極，而漏極接所述PMOS管P9源極，所述PMOS管P9柵極接所述PMOS管P7柵極，漏極為該光電流提取電路二(2)的輸出端(2b)；

所述電流支路選擇電路(3)的控制輸入端外接控制信號(hào)Ctrl，電流支路選擇電路(3)的第一輸入端31a與光電流提取電路一(1)的輸出端(1b)相連，電流支路選擇電路(3)的第二輸入端(32a)與光電流提取電路二(2)的輸出端(2b)相連，電流支路選擇電路(3)的輸出端3b與電流輸出放大電路(4)的輸入端(4a)相連；

電流支路選擇電路(3)由PMOS管P10、P11、P12和NMOS管N3、N4、N5組成；所述PMOS管P10源極接電源Vdd，漏極接所述NMOS管N3漏極，所述NMOS管N3源極接地，柵極接所述PMOS管P10柵極并接輸入控制信號(hào)Ctrl輸入端，所述PMOS管P11柵極接控制信號(hào)Ctrl輸入端，所述PMOS管P11源極與所述NMOS管N4漏極相連，并作為電流支路選擇電路(3)的輸入端(31a)，所述PMOS管P11漏極與所述NMOS管N4源極相連，所述NMOS管N4柵極連接所述PMOS管P12柵極，并連接至所述PMOS管P10和所述NMOS管N3漏極，所述PMOS管P12漏極連所述NMOS管N5源極，源極接所述NMOS管N5漏極，并作為電流支路選擇電路(3)的第二輸入端(32a)，所述NMOS管N5柵極連控制信號(hào)Ctrl輸入端，所述PMOS管P11和P12的漏極以及所述NMOS管N4和N5的源極相連并作為該電流支路選擇電路(3)的輸出端3b；

所述電流輸出放大電路(4)的輸入端4a與電流支路選擇電路(3)的輸出端(3b)相連，電流輸出放大電路(4)的第一輸出端(41b)、第二輸出端(42b)、第三輸出端(43b)、第四輸出端(44b)分別與電流電壓轉(zhuǎn)換電路(5)的第一輸入端(51a)、第二輸入端(52a)、第三輸入端(53a)、第四輸入端(54a)相連；

電流輸出放大電路(4)由PMOS管P13、P14和NMOS管N6、N7、N8、N9組成；所述PMOS管P13源極接電源Vdd，柵漏短接，漏極接所述PMOS管P14源極，所述PMOS管P14柵漏短接，漏極接所述NMOS管N8漏極，所述NMOS管N8柵極接所述NMOS管N6柵極，所述NMOS管N8源極接所述NMOS管N9漏極，所述NMOS管N9柵極接所述NMOS管N7柵極，所述NMOS管N9源極接地，所述NMOS管N6柵漏短接，且漏極作為該電流輸出放大電路(4)的輸入端(4a)，所述NMOS管N6源極接所述NMOS管N7漏極，所述NMOS管N7柵漏短接，源極接地，所述PMOS管P13、P14和所述NMOS管N8、N9柵極分別作為該電流輸出放大電路(4)的第一輸出端(41b)、第二輸出端(42b)、第三輸出端(43b)、第四輸出端(44b)；

所述電流電壓轉(zhuǎn)換電路(5)的第一輸入端(51a)、第二輸入端(52a)、第三輸入端(53a)、第四輸入端(54a)分別與電流輸出放大電路(4)的第一輸出端(41b)、第二輸出端(42b)、第三輸出端(43b)、第四輸出端(44b)相連，電流電壓轉(zhuǎn)換電路(5)的第五輸入端(55a)和第六輸入端(56a)分別與SR鎖存器(8)的第二輸出端(82b)和第一輸出端(81b)相連，電流電壓轉(zhuǎn)換電路(5)的第一輸出端(51b)、第二輸出端(52b)分別連電壓比較電路一(6)的第一輸入端(61a)、電壓比較電路二(7)的第二輸入端(72a)；

電流電壓轉(zhuǎn)換電路(5)由PMOS管P15、P16、P17、P18和NMOS管N10、N11、N12、N13以及電容C0組成；所述PMOS管P15源極接電源Vdd，漏極接所述PMOS管P16源極，所述PMOS管P16漏極接所述NMOS管N12漏極和所述PMOS管P17源極，所述NMOS管N10漏極接所述NMOS管N13源極和所述PMOS管P18漏極，所述NMOS管N10源極接所述NMOS管N11漏極，所述NMOS管N11源極接地，所述NMOS管N12源極與所述PMOS管P17漏極相連，所述NMOS管N12漏極與所述PMOS管P17源極相連，所述NMOS管N13源極與所述PMOS管P18漏極連接，所述NMOS管N13漏極與所述PMOS管P18源極連接，所述NMOS管N12源極、NMOS管N13漏極、PMOS管P17漏極、PMOS管P18源極共連且連接至電容C0一端，且該端口分成兩個(gè)支路分別作為該電流電壓轉(zhuǎn)換電路(5)的第一輸出端(51b)和第二輸出端(52b)，所述電容C0另一端接地，所述PMOS管P18柵極與所述NMOS管N12柵極相連，所述PMOS管P17柵極與所述NMOS管N13柵極相連，所述PMOS管P15、P16、P17、P18柵極和所述NMOS管N10、N11柵極分別為該電流電壓轉(zhuǎn)換電路(5)的第一輸入端(51a)、第二輸入端(52a)、第五輸入端(55a)、第六輸入端(56a)、第三輸入端(53a)、第四輸入端(54a)；

所述電壓比較電路一(6)的第一輸入端61a連電流電壓轉(zhuǎn)換電路(5)的第一輸出端(51b)，電壓比較電路一(6)的第二輸入端(62a)輸入?yún)⒖茧妷篐ighVoltage，電壓比較電路一(6)的輸出端(6b)連SR鎖存器(8)的第一輸入端(81a)；

電壓比較電路一(6)由PMOS管P19、P20、P21、P22和NMOS管N14、N15、N16、N17、N18組成；所述PMOS管P19源極接電源Vdd，柵漏短接，漏極接所述NMOS管N16漏極，所述NMOS管N16源極接地，柵極接所述NMOS管N17柵極，所述NMOS管N17源極接地，柵極接所述NMOS管N18柵極，漏極接所述NMOS管N14、N15源極，所述NMOS管N18源極接地，漏極接所述PMOS管P22漏極，所述PMOS管P22源極接電源Vdd，柵極接所述NMOS管N15和所述PMOS管P21的漏極，所述NMOS管N14漏極接所述PMOS管P20漏極，源極與所述NMOS管N15源極互接，所述NMOS管N15漏極接所述PMOS管P21漏極，所述PMOS管P21柵極接所述PMOS管P20柵極，源極接電源Vdd，所述PMOS管P20源極接電源，柵漏短接，從所述PMOS管P22和所述NMOS管N18漏極相連處引出端口作為該電壓比較電路一(6)的輸出端(6b)，所述NMOS管N14、N15柵極分別為該電壓比較電路一(6)第一輸入端(61a)、第二輸入端(62a)；

所述電壓比較電路二(7)的第一輸入端(71a)輸入?yún)⒖茧妷篖ow Voltage，第二輸入端(72a)連電流電壓轉(zhuǎn)換電路(5)的第二輸出端(52b)，電壓比較電路二(7)的輸出端(7b)連SR鎖存器(8)的第二輸入端(82a)；

電壓比較電路二(7)由PMOS管P23、P24、P25、P26和NMOS管N19、N20、N21、N22、N23組成；所述PMOS管P23源極接電源Vdd，柵漏短接，漏極接所述NMOS管N21漏極，所述NMOS管N21源極接地，柵極接所述NMOS管N22柵極，所述NMOS管N22源極接地，柵極接NMOS管N23柵極，漏極接所述NMOS管N19、N20源極，所述NMOS管N23源極接地，漏極接所述PMOS管P26漏極，所述PMOS管P26源極接電源Vdd，柵極接所述NMOS管N20和所述PMOS管P25的漏極，所述NMOS管N20漏極接所述PMOS管P25漏極，源極與所述NMOS管N19源極互接，所述NMOS管N19漏極接所述PMOS管P24漏極，所述PMOS管P24柵極接所述PMOS管P25柵極，柵漏短接，源極接電源Vdd，所述PMOS管P25源極接電源，從所述PMOS管P26和所述NMOS管N23漏極相連處引出端口作為該電路模塊的輸出端(7b)，所述NMOS管N20、N19柵極分別為該電壓比較電路二(7)第一輸入端(71a)、第二輸入端(72a)；

所述SR鎖存器(8)的第一輸入端(81a)、第二輸入端(82a)分別與電壓比較電路一(6)的輸出端(6b)、電壓比較電路二(7)的輸出端(7b)相連，SR鎖存器(8)的第一輸出端(81b)、第二輸出端(82b)分別與電流電壓轉(zhuǎn)換電路(5)第六輸入端(56a)、第五輸入端(55a)相連；

SR鎖存器(8)由PMOS管P27、P28、P29、P30和NMOS管N24、N25、N26、N27組成；所述PMOS管P27源極接電源Vdd，柵極為該SR鎖存器(8)的第一輸入端(81a)，漏極接所述PMOS管P28源極，所述PMOS管P28漏極接所述NMOS管N25漏極并作為該SR鎖存器(8)的第一輸出端(81b)，所述NMOS管N25源極接地，柵極接所述PMOS管P28柵極，所述NMOS管N24源極接地，漏極接所述PMOS管P28漏極，柵極接所述PMOS管P27柵極，所述PMOS管P29源極接電源Vdd，柵極接所述NMOS管N25漏極和所述NMOS管N26柵極，所述PMOS管P29漏極接所述PMOS管P30源極，所述PMOS管P30柵極為該SR鎖存器(8)的第二輸入端(82a)，漏極連所述NMOS管N27漏極，所述NMOS管N27源極接地，柵極接所述PMOS管P30柵極，所述NMOS管N26源極接地、漏極接所述PMOS管P30漏極，所述PMOS管P30與所述NMOS管N27漏極引出端口作為該SR鎖存器(8)的第二輸出端(82b)，同時(shí)也為電路輸出端Output端。