[發明專利]半導體器件及其形成方法

有效

• 申請號: 201710223496.2
• 申請日: 2017-04-07
• 公開（公告）號: CN108695238B
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 張海洋;張城龍;蔣鑫
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522;H01L23/532
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體器件及其形成方法，其中方法包括：提供基底和位于基底上的介質層，所述基底內具有底層金屬層；在所述介質層中形成貫穿介質層的互聯層開口，所述互聯層開口暴露出底層金屬層，所述互聯層開口包括接觸孔和位于接觸孔上的溝槽；在所述接觸孔中形成第一導電層，自底層金屬層至第一導電層頂部表面的方向上，第一導電層的材料具有第一電導率；形成第一導電層后，在所述溝槽中形成第二導電層，在平行于基底頂部表面的方向上，第二導電層的材料具有第二電導率，第一電導率大于第二電導率。所述方法使半導體器件的電學性能提高。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體器件及其形成方法。

背景技術

隨著半導體集成電路工藝技術的不斷進步，當半導體器件縮小至深亞微米的范圍時，半導體器件之間的高性能、高密度連接需要通過互聯結構實現。互聯結構中易形成寄生電阻和寄生電容，從而出現寄生效應，導致金屬連線傳遞的時間延遲，人們面臨著如何克服由于連接長度的急速增長而帶來的RC(R指電阻，C指電容)延遲顯著增加的問題。

為了克服互聯中的寄生效應，在大規模集成電路后段工藝互聯的集成工藝中，一方面，寄生電容正比于互聯層絕緣介質的相對介電常數K，因此使用低K材料尤其是超低介電常數(Ultra-low dielectric constant，ULK)的材料代替傳統的SiO₂介質材料已成為滿足高速芯片的發展的需要，另一方面，由于銅具有較低的電阻率、優越的抗電遷移特性和高的可靠性，能夠降低金屬的互連電阻，進而減小總的互連延遲效應，現已由常規的鋁互連改變為低電阻的銅互連。

然而，現有技術形成的半導體器件的性能較差。

發明內容

本發明解決的問題是提供一種半導體器件及其形成方法，以提高半導體器件的電學性能。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供基底和位于基底上的介質層，所述基底內具有底層金屬層；在所述介質層中形成貫穿介質層的互聯層開口，所述互聯層開口暴露出底層金屬層，所述互聯層開口包括接觸孔和位于接觸孔上的溝槽；在所述接觸孔中形成第一導電層，自底層金屬層至第一導電層頂部表面的方向上，第一導電層的材料具有第一電導率；形成第一導電層后，在所述溝槽中形成第二導電層，在平行于基底頂部表面的方向上，第二導電層的材料具有第二電導率，第一電導率大于第二電導率。

可選的，所述第一導電層的材料為碳納米管，所述碳納米管的延伸方向平行于自底層金屬層至第一導電層頂部表面的方向。

可選的，形成所述第一導電層的方法包括：在所述溝槽和所述接觸孔中、以及介質層上形成第一導電材料層；去除介質層上的第一導電材料層；去除介質層上的第一導電材料層后，去除所述溝槽中的第一導電材料層，形成所述第一導電層。

可選的，形成所述第一導電材料層的工藝為催化化學氣相沉積法；所述半導體器件的形成方法還包括：在形成所述第一導電材料層之前，在所述溝槽和所述接觸孔的內壁、以及介質層上形成催化劑層；形成所述第一導電材料層后，第一導電材料層位于催化劑層表面；在去除介質層上的第一導電材料層的過程中，去除介質層上的催化劑層。

可選的，所述催化劑層的材料為鈷納米粒子、鐵納米粒子或鎳納米粒子。

可選的，還包括：在形成所述催化劑層之前，在所述溝槽和所述接觸孔的內壁、以及介質層上形成催化基質層；形成所述催化劑層后，催化劑層位于催化基質層表面；在去除介質層上的第一導電材料層的過程中，去除介質層上的催化劑層和催化基質層。

可選的，所述催化基質層的材料包括銅。

可選的，形成所述催化基質層的方法包括：在所述溝槽和所述接觸孔的內壁、以及介質層上形成初始催化基質層；對所述初始催化基質層進行退火處理，使初始催化基質層形成催化基質層。

可選的，當所述催化基質層的材料為銅時，所述初始催化基質層的材料為Cu₃N。