[發明專利]自對準接觸方案、半導體結構及其形成方法

有效

• 申請號: 201710202525.7
• 申請日: 2017-03-30
• 公開（公告）號: CN107275281B
• 公開（公告）日: 2019-12-20
• 發明（設計）人: 何彩蓉;許光源;鄭培仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/336;H01L29/78
• 代理公司: 11409 北京德恒律治知識產權代理有限公司
• 代理人: 章社杲;李偉

實施例是一種方法，包括：在襯底上方形成第一柵極，第一柵極具有位于相對側壁上的第一柵極間隔件；在第一柵極上方形成第一硬掩模層；在第一硬掩模層上方形成第二硬掩模層，第二硬掩模層具有與第一硬掩模層不同的材料組分；鄰近并且在第一柵極上方形成第一介電層；蝕刻穿過第一介電層的第一開口以暴露襯底的一部分，第二硬掩模層的至少一部分暴露在第一開口中；利用導電材料填充第一開口；以及去除第二硬掩模層并且去除導電材料和第一介電層的位于第一硬掩模層上面的部分以在剩余的第一介電層中形成第一導電接觸件。本發明還提供了自對準接觸方案、半導體結構及其形成方法。

技術領域

本發明的實施例一般地涉及半導體技術領域，更具體地，涉及半導體結構及其形成方法。

背景技術

半導體器件用于各種電子應用，例如，諸如個人計算機、手機、數碼相機和其他電子設備。通常通過以下步驟來制造半導體器件：在半導體襯底上方相繼沉積絕緣或介電層、導電層和半導體材料層；以及使用光刻來圖案化該多個材料層，以在其上形成電路組件和元件。

半導體工業通過不斷減小最小部件尺寸持續地改進各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，從而允許更多的組件集成至給定的區域中。

特別地，隨著設計縮小，如果導電部件未對準，則連接至上面和下面的層的導電部件可能短路。通常，當穿過層的蝕刻工藝未對準使得導電部件暴露下面的層上的鄰近的導電部件的一部分時會出現這種情況。

發明內容

根據本發明的一方面，提供了一種形成半導體器件的方法，包括：在襯底上方形成第一柵極，所述第一柵極具有位于所述第一柵極的相對側壁上的第一柵極間隔件；在所述第一柵極上方形成第一硬掩模層；在所述第一硬掩模層上方形成第二硬掩模層，所述第二硬掩模層具有與所述第一硬掩模層不同的材料組分；鄰近所述第一柵極并且在所述第一柵極上方形成第一介電層；蝕刻穿過所述第一介電層的第一開口以暴露所述襯底的一部分，所述第二硬掩模層的至少一部分暴露在所述第一開口中；利用導電材料填充所述第一開口；以及去除所述第二硬掩模層并且去除所述導電材料和所述第一介電層的位于所述第一硬掩模層上面的部分，以在剩余的第一介電層中形成第一導電接觸件。

根據本發明的另一方面，提供了一種形成半導體器件的方法，包括：在襯底上方形成第一金屬柵極和第二金屬柵極，所述第一金屬柵極和所述第二金屬柵極的每一個都具有位于相應的金屬柵極的相對側壁上的柵極間隔件；在所述襯底上方并且鄰近所述第一金屬柵極和所述第二金屬柵極形成第一介電層；使所述第一金屬柵極和所述第二金屬柵極凹進以具有位于所述第一介電層的頂面之下的頂面；在所述第一金屬柵極和所述第二金屬柵極的凹進的頂面上形成第一硬掩模層；使所述第一硬掩模層凹進以具有位于所述第一介電層的頂面之下的頂面；在所述第一硬掩模層的凹進的頂面上形成第二硬掩模層，所述第二硬掩模層具有與所述第一硬掩模層不同的材料組分；以及平坦化所述第二硬掩模層以具有與所述第一介電層的頂面共面的頂面。

根據本發明的又一方面，提供了一種半導體結構，包括：第一柵極堆疊件，位于襯底上，所述第一柵極堆疊件包括第一高k柵極介電層和第一金屬柵電極；第一硬掩模層，位于所述第一柵極堆疊件上；第一組柵極間隔件，位于所述第一柵極堆疊件和所述第一硬掩模層的相對側壁上；第一蝕刻停止層，位于所述第一組柵極間隔件的側壁上；第一層間電介質，圍繞所述第一蝕刻停止層和所述第一柵極堆疊件，所述第一層間電介質接觸所述第一蝕刻停止層的至少一部分；第一導電接觸件，延伸穿過所述第一層間電介質以接觸所述襯底的頂面，所述第一導電接觸件的側壁接觸所述第一蝕刻停止層的側壁；第二蝕刻停止層，位于所述第一蝕刻停止層、所述第一組柵極間隔件、所述第一硬掩模層和所述第一層間電介質的頂面上方并且接觸所述第一蝕刻停止層、所述第一組柵極間隔件、所述第一硬掩模層和所述第一層間電介質的頂面；第二層間電介質，位于所述第二蝕刻停止層上方；以及第二導電接觸件，延伸穿過所述第二層間電介質和所述第二蝕刻停止層以接觸所述第一導電接觸件。

附圖說明