[發明專利]一種基于CPLD的OpenPOWERCPUboot的實現方法

有效

• 申請號: 201710196513.8
• 申請日: 2017-03-29
• 公開（公告）號: CN107018054B
• 公開（公告）日: 2020-04-03
• 發明（設計）人: 馮云凱;程歸鵬;韓文漢;盧飛
• 申請（專利權）人: 山東英特力數據技術有限公司
• 主分類號: H04L12/40
• 分類號: H04L12/40;H04L29/08;G06F9/4401
• 代理公司: 濟寧匯景知識產權代理事務所(普通合伙) 37254
• 代理人: 葛東升

本發明公開了一種基于CPLD的OpenPOWER CPU boot的實現方法，包括BMC和POWER CPU之間的CPLD通信連接；其特征是BMC向CPLD發送boot命令；CPLD接收到BMC的boot命令后，將其轉換為FSI協議向POWER CPU發送POWER CPU將執行結果通過FSI協議返回給CPLD；CPLD接收到POWER CPU返回結果后，將返回結果返回給BMC做進一步處理；本發明采用了滿足FSI協議要求的CPLD，包含握手過程，工作頻率最高可達166MHz，boot時間短,噪聲小，信號質量高，增強了穩定性，克服了通信不可靠的風險和隱患。

技術領域

本發明涉及OpenPOWER CPU boot的技術領域，特別是涉及一種基于CPLD的OpenPOWER CPU boot的實現方法。

背景技術

目前,OpenPOWER CPU boot技術采用FSI（Field Replaceable Unit ServiceInterface）協議進行通信。但是，只有IBM的FSP（Flexible Service Processor）實現了FSIboot通信，局限性在于FSP不公開。第三方基板管理控制器BMC通過通用輸入輸出引腳GPIO模擬FSI，發送boot命令序列，GPIO速率一般為2MHz、10MHz、50MHz，GPIO速率越高，噪聲越大，信號質量變差，一方面 GPIO速率較低，另一方面，如果通過GPIO接收返回結果，需要將GPIO輸出切換成輸入，又增加了延遲。而FSI工作頻率最高可達166MHz，遠遠超過GPIO。

同時對于可以滿足FSI協議要求的復雜可編程邏輯器件CPLD，人們已經開發研究其在一些方面的應用，如公開號為CN102012877A的中國專利公開了一種利用CPLD來擴展嵌入式處理器GPIO的方法，其中利用CPLD（可編程邏輯器件）器件來擴展嵌入式處理器GPIO（通用輸入輸出引腳）達到控制多路語音模塊和技術，有效的把低廉的CPLD器件與高端的嵌入式處理器有機的結合到一起，方便用戶利用同一個嵌入式處理器完成豐富的附加功能，占用嵌入式處理器4條GPIO（利用軟件模擬SPI總線接口）、或者1個硬件SPI接口和1條GPIO，最多可以擴展出CPLD實際GPIO數量減去4的GPIO線，極大的豐富了嵌入式處理器的應用范圍；又如公開號為CN101132287A的中國專利公開了一種實現以太網建鏈和收發包指示的方法，包括：CPU根據從物理層PHY芯片獲取的信息確定是否建鏈，在確定建鏈時，CPU將獲取的建鏈信息寫入可編程邏輯器件CPLD，CPLD根據得到的建鏈信息驅動LED燈亮；CPLD檢測是否收到收發包脈沖，在收到收發包脈沖時，經過延時或固定頻率的處理，驅動LED燈閃爍；同時公開了一種實現以太網建鏈和收發包指示的裝置，采用本發明的方法及裝置，能解決一些以太網芯片信息指示不完善，LED燈指示不符合用戶操作習慣的問題。

在CPU boot的技術領域，滿足FSI協議要求的CPLD應用較少。第三方BMC通過GPIO模擬FSI較多，且局限性在于GPIO無法接收命令返回結果，模擬缺少握手過程，存在通信不可靠的風險和隱患,有可能造成返回結果丟失，一旦執行失敗，BMC無法獲取系統狀態；另一方面GPIO速度較慢，一定程度延長了boot時間。為了發揮滿足FSI協議要求的CPLD和FSI工作高頻優勢，增加握手過程，克服噪聲大、信號質量差、返回結果丟失等通信不可靠的風險和隱患，縮短boot時間，因此有必要提出種一種新的OpenPOWER CPU boot實現方法解決上述問題。

發明內容

為了要解決的目前技術問題的不足，本發明提供了一種基于CPLD的OpenPOWERCPU boot的實現方法，本發明解決其技術問題的技術方案為：

一種基于CPLD的OpenPOWER CPU boot的實現方法，包括BMC與CPLD通信連接方法、CPLD與POWER CPU通信連接方法、BMC與CPLD和CPLD與POWER CPU之間的通信方法；其特征在于:

所述的BMC與CPLD通信連接方法為：BMC和CPLD之間通過SPI總線連接；