[發明專利]用于在集成電路中的互連線及相關連續性區塊形成圖案的方法

有效

• 申請號: 201710172771.2
• 申請日: 2017-03-22
• 公開（公告）號: CN107393866B
• 公開（公告）日: 2020-12-29
• 發明（設計）人: 杰森·伊葛尼·史蒂芬斯;古拉梅·伯奇;金炳燁;克雷格·麥可·小查爾德
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

一種用于在集成電路中的互連線及相關連續性區塊形成圖案的方法，包括提供在蝕刻掩模層上方布置具有心軸層的結構，該蝕刻掩模層布置于圖案層上方，且該圖案層布置于介電質堆疊上方。在該心軸層中圖型化心軸陣列。在該陣列的心軸中完全選擇性蝕刻貝塔溝槽，該貝塔溝槽套疊該圖案層的貝塔阻隔掩模部。在該蝕刻掩模層中完全選擇性蝕刻伽馬溝槽，該伽馬溝槽套疊該圖案層的伽馬阻隔掩模部。選擇性蝕刻該結構以在該圖案層中形成圖案，該圖案包括該伽馬與貝塔阻隔掩模部。

技術領域

本發明關于半導體裝置及其制作方法。更具體地說，本發明關于在集成電路中的電互連系統形成圖案的各種方法。

背景技術

隨著超高密度集成電路比例縮小化持續進行且速度與功能要求日益提高，諸如晶體管、二極管、電容器等半導體裝置及類似者在裝置間需要更復雜且更密集的封裝電互連系統。制造此類互連系統的現有程序曾使用一連串光刻程序在介電層上圖型化并布置金屬互連線以形成金屬化層。此金屬化層將布置于內有嵌埋主動半導體裝置的襯底上面，而且此互連系統會在那些裝置間提供接觸及互連。

以前的光刻程序是在二維(2D)級上實行，亦即在單一金屬化層上實行，其中幾何復雜圖案布置于一個層級上以在裝置間形成互連。然而，在約90納米(nm)的間距下，目前光刻程序的解析度變為模糊到足以造成此類復雜圖型化不可靠。金屬化最密集處的前兩個金屬化層(M1 與M2)尤其有這種情況。

因此，如例示性先前技術圖1所示，對于諸如10nm及更低級別等較低技術級別尺寸而言，自對準雙圖型化(SAPD)程序現用于提供包括介電層16中所布置的直金屬化溝槽(或互連線)12與14平行對多層級陣列的互連系統10。各介電層16的互連線12與14的陣列相對于相鄰介電層(圖未示)的陣列，常呈90度角取向。這多個介電層與貫孔系統連接，使得溝槽與貫孔一旦金屬化，互連系統10諸層級間便有電連續性。

為了提供裝置功能，多個非對準介電質區塊18與20阻隔鄰接互連線12與14的電連續性，并于特定位置圖型化成介電層以引導電流在介電層16與裝置間流動。區塊18與20透過一連串光刻程序圖型化成介電層16。在例示性理想情況下，如圖1所示，此等光刻程序完美對準，使得區塊18中斷與其相關的精確主動互連線12，且未伸入任何鄰接互連線14。另外，區塊20中斷其互連線14，且未伸入任何鄰接線12。

例如當技術級別尺寸不大于10nm時、或當重復間隔距離不大于 40nm時，光刻錯準(misalignment)、或套疊(overlay)在更低技術節點尺寸為重大問題。套疊為兩個光刻層(或步驟)對準程度的衡量基準。套疊可順著X或Y方向并且以長度為單元表示。

在量產時，采光刻方式布置的介電質區塊18與20必須大到足以確認必能將想要的主動線(分別即線路12與14)切割，但不會截割到任何鄰接線，套疊的最壞情況控制在3個標準差內。在3個標準差的例示性最壞情況下，如先前技術圖2所示，對于至少10nm或更小級別或對于40nm或更小的間距，目前3個標準差套疊控制的技術現況并未精確到足以在一些可接受情況下，防止介電質區塊18與20過度伸入主動鄰接線。亦即，方塊18伸入相鄰線14及方塊20伸入相鄰線 12的失效率將會超出業界可接受的3個標準差標準。

區塊18(其料想會只有切割線路12)過度伸入鄰接線14、以及區塊20(與線路14相關)過度伸入鄰接線12等不希望的最壞情況條件下，會完全中斷壞線(wrong line)的電氣連續性。另外，不經意地僅部分遭到切割的線路仍可導通一定時間，但將會過度發熱且永久故障。

從而需要有一種能容受光刻錯準或套疊的互連線圖型化方法。另外，需要有一種能夠將互連線彼此間的介電質區塊圖型化成使得區塊不截割鄰接線的方法。

發明內容