[發明專利]電子封裝件及其制法

有效

• 申請號: 201710169092.X
• 申請日: 2017-03-21
• 公開（公告）號: CN108538731B
• 公開（公告）日: 2020-08-14
• 發明（設計）人: 賴杰隆;陳正逸;盧俊宏;葉懋華
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31;H01L23/485
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

一種電子封裝件及其制法，以封裝層包覆電子元件，并形成線路結構于該封裝層的上表面上以電性連接該電子元件，且形成應力平衡層于該封裝層的部分下表面上，以通過該應力平衡層的設計，而平衡該封裝層上、下表面所受的應力，故能降低該電子封裝件的整體結構的翹曲，使后續制程能順利進行。

技術領域

本發明有關一種封裝制程，尤指一種電子封裝件及其制法。

背景技術

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，發展出芯片尺寸封裝件(Chip ScalePackage，簡稱CSP)的技術，其特征在于該芯片尺寸封裝件僅具有與芯片尺寸相等或略大的尺寸。

請參閱圖1A至圖1D，為現有芯片尺寸封裝件1的制法的剖面示意圖。

如圖1A所示，形成一熱化離型膠層(thermal release tape)11于一承載件10上。

接著，置放多個半導體元件12于該熱化離型膠層11上，該些半導體元件12具有相對的作用面12a與非作用面12b，各該作用面12a上具有多個電極墊120，且該半導體元件12以該作用面12a黏著于該熱化離型膠層11上。

如圖1B所示，形成一封裝膠體13于該熱化離型膠層11上，以包覆該半導體元件12。

如圖1C所示，進行烘烤制程以硬化該封裝膠體13，而同時該熱化離型膠層11因受熱后會失去黏性，故可一并移除該熱化離型膠層11與該承載件10，以外露該半導體元件12的作用面12a。

如圖1D所示，進行線路重布層(Redistribution layer，簡稱RDL)制程，形成一具有介電層140及線路層141的線路結構14于該封裝膠體13與該半導體元件12的作用面12a上，且令該線路結構14電性連接該半導體元件12的電極墊120。

接著，形成一絕緣保護層15于該線路結構14上，且令該絕緣保護層15外露該線路結構14的部分表面，以供結合如焊球的導電元件16。

然而，現有芯片尺寸封裝件1的制法中，由于該封裝膠體13的熱膨脹系數(Coefficient of thermal expansion，簡稱CTE)與該線路結構14的介電層140的CTE不同且差異甚大，導致兩者CTE不匹配(mismatch)，而產生諸多問題。例如，該封裝膠體13的CTE約為30ppm/℃，該線路結構14的介電層140的CTE約為60ppm/℃，故于高溫制程時，由于CTE不匹配會使該半導體元件12大幅朝向該介電層140的方向彎曲(特別是隨著該介電層140的層數增加的情況下彎曲幅度更大)，而使該芯片尺寸封裝件1發生翹曲(warpage)，如圖1C所示的上凸情況(即該封裝膠體13’的虛線輪廓)，導致該芯片尺寸封裝件1的平面度不佳。

此外，過大的翹曲也會使該半導體元件12與該線路結構14的線路層141之間的電性連接可靠度(reliability)下降，因而造成良率過低及產品可靠度不佳等問題。例如，該線路結構14與該半導體元件12的電極墊120之間的連接處受損，且當該承載件10的尺寸越大時，各該半導體元件12間的位置公差亦隨之加大，而當偏移公差過大時，將使該線路結構14的線路層141無法與該電極墊120連接。

又，翹曲的情況也會造成該半導體元件12發生碎裂，致使產品良率降低。

另外，過大的翹曲會使該芯片尺寸封裝件1于制程中發生停擺，甚至后續產品發生可靠度的問題。例如，無法將該芯片尺寸封裝件1放入機臺開口中，而造成機臺操控管理與產量受阻等問題。

因此，如何克服上述現有技術的種種問題，實已成目前亟欲解決的課題。

發明內容

鑒于上述現有技術的種種缺失，本發明提供一種電子封裝件及其制法，能降低該電子封裝件的整體結構的翹曲，使后續制程能順利進行。