[發明專利]一種UART擴展芯片及實現方法

在審

• 申請號: 201710167965.3
• 申請日: 2017-03-21
• 公開（公告）號: CN106951381A
• 公開（公告）日: 2017-07-14
• 發明（設計）人: 趙廣宇
• 申請（專利權）人: 成都為開微電子有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/40;G06F13/42
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種UART擴展芯片及實現方法，特別是一種將SPI、I2C、UART和8位并口擴展為多路高速UART的芯片。

背景技術

隨著嵌入式微處理器技術的發展和嵌入式平臺功能的復雜化，嵌入式平臺需要搭載的外設越來越多，且絕大多數外設都是通過串口和嵌入式平臺相連接。由于嵌入式平臺本身的串口個數有限（通常一個嵌入式處理器本身具有2到3串口），如果外設眾多，那么我們需要把其他總線轉換為串口。

目前串口擴展的方式大體上有軟件模擬、選擇多串口CPU、或者是選擇總線轉換的專用串口擴展芯片。

軟件模擬的串口由于沒有硬件緩存，通常只能用于低速串口，且軟件模擬也會占用大量的系統資源；目前多串口CPU型號有限，這類型的CPU并不能滿足所有嵌入式設備平臺，限制太大；總線轉換的專用串口擴展芯片不受平臺限制，只要平臺總線匹配即可，且專用芯片有大容量FIFO和專用邏輯處理單元，擴展串口更加方便。

發明內容

本發明要解決的技術問題是提供了一種UART擴展芯片及實現方法，實現嵌入式微處理器搭載眾多高速外設的需求。

本發明的技術方案如下：

一種UART擴展芯片及實現方法，包括：

總線接口、主接口控制器、數據轉換器、內部總線、模式控制接口、GPIO控制邏輯、時鐘發生器、寄存器管理器、子串口收發器、子串口控制器和中斷控制器；所述主接口控制器包括SPI控制邏輯、I2C控制邏輯、串口收發邏輯和并口總線控制邏輯，所述子串口收發器包括發送FIFO、接收FIFO、串口發送邏輯、串口接收邏輯和波特率發生器，所述子串口控制器包括子串口控制邏輯、子串口FIFO控制邏輯、485控制邏輯、流量控制邏輯、子串口控制邏輯。所述總線接口通常連接到嵌入式微處理器的SPI總線接口、I2C總線接口、串口、并口總線，在模式接口的控制下，把上述4中接口轉換為1到4個串口，同時在非并口總線模式下，也能轉換為多位GPIO。

所述總線接口一端連接到主接口控制器，另外一端通常連接到嵌入式微處理器的相應總線上。

所述主接口控制器包括SPI控制邏輯、I2C控制邏輯、串口收發邏輯和并口總線控制邏輯，在模式控制接口的控制下，完成芯片和嵌入式微處理器信息交換。

所述數據轉換器連接到主接口控制器和內部總線。把主接口控制器收到的數據轉換為特殊的格式，并存入相應的芯片寄存器，實現相應的操作。

所述內部總線為芯片內部數據交換的一個通道。

所述GPIO控制邏輯在非并口模式下有效，通過相應寄存器來控制多個GPIO。

所述時鐘發生器為芯片提供統一的時鐘信號。

所述子串口收發器包括發送FIFO、接收FIFO、串口發送邏輯、串口接收邏輯和波特率發生器；且每個子串口都有獨立的子串口收發器。

所述子串口控制器包括子串口控制邏輯、子串口FIFO控制邏輯、485控制邏輯、流量控制邏輯、子串口控制邏輯，且每個子串口都有獨立的子串口控制器。

所述中斷控制器控制芯片的中斷觸發與產生中斷信號及中斷信號的檢測。

所述寄存器管理器，管理芯片所有的內部寄存器，芯片內部寄存器分為全局寄存器、頁寄存器、子串口寄存器；其中頁寄存器和子串口寄存器為每個子串口獨立所有。

所述全局寄存器包括全局子串口使能寄存器GENA、全局子串口復位寄存器GRST、全局主串口控制寄存器GMUT、全局中斷寄存器GIER、全局中斷標志寄存器GIFR、全局GPIO中斷標志寄存器GPINT、全局GPIO中斷使能寄存器GPIEN、全局GPIO方向寄存器GPDIR、全局GPIO中斷模式寄存器高字節GPIM1、全局GPIO中斷模式寄存器低字節GPIM0、全局GPIO數據寄存器GPDAT。全局寄存器的地址為6位，分別依次為000000、000001、000010、010000、010001、010010、100000、100001、100010、110000、110001；

所述頁寄存器包括子串口頁控制寄存器SPAGE,子串口頁寄存器的地址為XX0011，其中XX為00、01、10、11中的一個，表示不同的子串口；子串口頁控制寄存器SPAGE的值只能是0或者1；0表示在第0頁，1表示在第一頁；