[發明專利]FINFET為基礎的閃存胞

有效

• 申請號: 201710165125.3
• 申請日: 2017-03-20
• 公開（公告）號: CN107221534B
• 公開（公告）日: 2020-07-31
• 發明（設計）人: 彼特·巴爾斯;朱爾根·法爾
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及FINFET為基礎的閃存胞，提供一種制造半導體裝置的方法，其包括提供半導體基材，在半導體基材的邏輯區中形成第一多個半導體鰭片，在半導體基材的存儲區中形成第二多個半導體鰭片，在第一多個半導體鰭片的諸鰭片之間、及第二多個半導體鰭片的諸鰭片之間形成絕緣層，在第一與第二多個半導體鰭片及絕緣層上方形成電極層，自柵極電極層起在邏輯區中的第一多個半導體鰭片的半導體鰭片上方形成柵極，以及自柵極電極層起在邏輯區中第二多個半導體鰭片的諸半導體鰭片之間形成感測柵極與控制柵極。

技術領域

大體上，本發明是關于集成電路與半導體裝置的領域，并且更特別的是關于閃存胞(flash memory cell)。

背景技術

諸如CPU、儲存裝置、ASIC(特定應用集成電路)及類似先進集成電路在制作時，需要根據已指定電路布局，在給定芯片面積上形成大量電路組件。在各式各樣的電子電路中，場效應晶體管代表一種重要類型的電路組件，其實質決定此等集成電路的效能。大體上，目前經實踐用于形成場效應晶體管(FET)的制程技術有多種，其中，就許多類型的復雜電路系統而言，金屬氧化物半導體(MOS)技術鑒于操作速度及/或功率消耗及/或成本效益，由于特性優越，是目前最有前途的其中一種方法。于使用例如CMOS技術制作復雜集成電路期間，舉例來說，數百萬個N溝道晶體管及/或P溝道晶體管是在包括結晶半導體層的基材上形成。

雖然尖端平面型晶體管架構就效能及控制性可獲得顯著優點，但鑒于進一步裝置擴縮，已提出新的晶體管組態，其中可提供“三維”架構以嘗試獲得所欲溝道寬度，而同一時間，仍對流經溝道區的電流維持優越的控制性。為此，已提供所謂的FinFET，可在里面于SOI(硅絕緣體)基材的薄主動層中形成硅的薄片或鰭片，其中至少可在鰭片的兩側壁上、且可能在其頂端表面上，提供柵極介電材料與門極介電材料，藉以實現“雙閘”或“三閘”晶體管，其溝道區可全空乏。一般而言，在尖端應用中，半導體(例如：硅)鰭片的寬度等級為10nm至20nm，且其高度等級為30nm至40nm。因此，FinFET晶體管架構在本文中亦可稱為多閘晶體管柵極，可就提升柵極電極連至各個溝道區的有效耦合提供優點，但不需要對應縮減柵極介電材料的厚度。此外，通過提供此非平面型晶體管架構，亦可增加有效溝道寬度，以使得對于給定的整體晶體管尺寸，可增強電流驅動能力。基于這些理由，為了以非平面型晶體管架構為基礎提供增強的晶體管效能，已下了很大的努力。

注意到的是，平面型及三維晶體管裝置兩者都可根據取代柵極方法或門極先制方法來形成。在取代柵極技巧中，所謂的“虛設”或犧牲柵極結構在初始時形成，并且在進行用以形成裝置的許多程序操作中留在原位，例如形成摻雜源極/漏極區，進行退火程序以修復因離子布植程序對基材所造成的破壞，并且活化植入的摻質材料。在程序流程中的一些制點，移除犧牲柵極結構以界定就裝置形成HKMG柵極結構處的柵極凹穴。另一方面，使用柵極先制技巧涉及跨布基材形成材料層堆疊，其中材料堆疊包括高k柵極絕緣層(具有大于5的介電常數k)、一或多個金屬層、多晶硅層、以及保護性覆蓋層，例如氮化硅。進行一或多個蝕刻程序以圖型化材料堆疊，藉以就晶體管裝置界定基本柵極結構。根據本發明的電熔絲的形成可輕易地在取代柵極與柵極先制兩程序流程中整合。