[發明專利]D觸發器和異步逐次逼近型模數轉換器

有效

• 申請號: 201710160382.8
• 申請日: 2017-03-17
• 公開（公告）號: CN106941345B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 倪亞波;劉璐;李婷;陳光炳;徐代果;張勇;黃正波
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H03K3/3562
• 分類號: H03K3/3562;H03M1/46
• 代理公司: 重慶樂泰知識產權代理事務所(普通合伙) 50221
• 代理人: 劉佳

1.一種D觸發器，其特征在于，包括復位端f、時鐘端CK、信號輸入端D、信號輸出端Q和鎖存完成端F，其中所述D觸發器在復位端f有效、時鐘端CK無效時進行復位，在退出復位狀態后，時鐘端CK出現第一次有效時，對所述信號輸入端D輸入的信號進行鎖存，以使信號輸出端Q輸出的信號始終保持與所述鎖存的信號相同，直至所述D觸發器再次進行復位；所述鎖存完成端F在信號輸入端D輸入的信號鎖存完成后，延時輸出鎖存完成信號；

所述D觸發器包括時鐘復位電路、鎖存完成信號輸出電路和信號輸出電路，所述時鐘復位電路的第一輸入端連接復位端f，第二輸入端連接時鐘端CK，第一輸出端連接所述鎖存完成信號輸出電路的輸入端，第二輸出端連接所述信號輸出電路的第一輸入端，所述鎖存完成信號輸出電路的輸出端連接鎖存完成端F，所述鎖存完成信號輸出電路還設有反相端，所述信號輸出電路的第二輸入端連接信號輸入端D，輸出端連接信號輸出端Q，第一控制端連接所述鎖存完成信號輸出電路的輸入端，第二控制端連接所述鎖存完成信號輸出電路的反相端。

2.根據權利要求1所述的D觸發器，其特征在于，所述時鐘復位電路包括第一PMOS管、第二PMOS管、第三PMOS管和NMOS管，所述第一PMOS管的源極連接其襯底并連接電源VDD，柵極連接復位端f，漏極連接第二PMOS管的源極，所述第二PMOS管的柵極連接時鐘端CK，襯底連接電源VDD，漏極連接NMOS管的漏極，所述NMOS管的柵極連接時鐘端CK，源極接地并連接其襯底，所述NMOS管的漏極還連接所述鎖存完成信號輸出電路的輸入端；

所述第三PMOS管的源極連接其襯底并連接電源VDD，柵極連接復位端f，漏極連接所述信號輸出電路的第一輸入端。

3.根據權利要求1所述的D觸發器，其特征在于，所述鎖存完成信號輸出電路包括第一反相器和延時器，所述第一反相器的輸入端連接所述時鐘復位電路的第一輸出端，輸出端連接所述延時器的輸入端，所述延時器的輸出端連接鎖存完成端F，所述第一反相器的輸入端還連接所述信號輸出電路的第一控制端，輸出端還連接所述信號輸出電路的第二控制端。

4.根據權利要求1所述的D觸發器，其特征在于，所述信號輸出電路包括第一開關、第二開關、第三開關、第二反相器、第三反相器和第四反相器，所述第一開關的一端連接信號輸入端D，另一端連接第二反相器的輸入端，所述第二反相器的輸出端連接第二開關的一端和第三反相器的輸入端，第二開關的另一端連接第四反相器的輸入端，所述第三反相器的輸出端連接第三開關的一端，所述第三開關的另一端連接所述第二反相器的輸入端，所述第四反相器的輸入端連接所述時鐘復位電路的第二輸出端，輸出端連接信號輸出端Q；

所述第一開關、第二開關和第三開關的控制端對應連接所述鎖存完成信號輸出電路的第一端和第二端，所述第二開關和第三開關的通斷狀態相同，且與所述第一開關的通斷狀態不同。

5.一種異步逐次逼近型模數轉換器，包括數模轉換器、比較器、邏輯開關控制器和高速異步邏輯電路，所述數模轉換器用于在輸入端通過采樣開關獲取第一模擬信號，并根據所述邏輯開關控制器提供的電容控制信號產生逐次逼近的第二模擬信號；所述比較器用于將所述獲取的第一模擬信號和第二模擬信號進行比較，生成比較結果信號和比較完成信號；所述高速異步邏輯電路用于根據所述比較結果信號和所述比較完成信號，生成數字輸出信號和使能信號；所述邏輯開關控制器用于根據所述數字輸出信號生成電容控制信號；所述比較器在接收到所述使能信號后將所述第一模擬信號和第二模擬信號進行比較，其特征在于：

所述高速異步邏輯電路包括多個權利要求1至4中任意一項所述的D觸發器，所述D觸發器的復位端f用于輸入復位信號，信號輸入端D用于輸入所述比較結果信號，時鐘端CK用于接收上一D觸發器鎖存完成端F延時輸出的鎖存完成信號，其中第一個D觸發器的時鐘端CK用于輸入所述比較完成信號；最后一個D觸發器的鎖存完成端F連接或非門的第一端，所述或非門的第二端輸入所述比較完成信號，并輸出所述使能信號。