[發明專利]三維半導體元件及其制造方法

有效

• 申請號: 201710153110.5
• 申請日: 2017-03-15
• 公開（公告）號: CN108630693B
• 公開（公告）日: 2021-01-01
• 發明（設計）人: 江昱維;邱家榮
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11529
• 分類號: H01L27/11529;H01L27/11551;H01L27/11573;H01L27/11578
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種三維半導體元件，包括：一基板，包括一陣列區域和鄰近陣列區域的一階梯區域，其中階梯區域包括N個梯級，N為大于或等于1的整數；一疊層，具有多層結構疊置于該基板上，且多層結構包括有源層與絕緣層交錯設置于基板上方，該疊層包括多個次疊層形成于基板上，這些次疊層與階梯區域的N個梯級對應設置以分別形成接觸區域，其中于接觸區域中各次疊層的一最上層有源層包括一金屬硅化物層；和多層結構連接器，分別位于對應的接觸區域，且多層結構連接器系向下延伸以電性連接各個次疊層的金屬硅化物層。

技術領域

本發明是有關于一種三維半導體元件及其制造方法，且特別是有關于一種具金屬硅化物(silicide)的三維半導體元件及其制造方法。

背景技術

非易失性存儲器元件在設計上有一個很大的特性是，當存儲器元件失去或移除電源后仍能保存數據狀態的完整性。目前業界已有許多不同型態的非易失性存儲器元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含存儲單元的存儲器平面的疊層以達到具有更高儲存容量的存儲器結構。例如已有一些多層薄膜晶體管疊層的與非門(NAND)型閃存結構被提出。相關業者已經提出各種不同結構的三維存儲器元件，例如具單柵極(Single-Gate)的存儲單元、雙柵極(double gate)的存儲單元，和環繞式柵極(surrounding gate)的存儲單元等三維半導體元件。

相關設計者無不期望可以構建出一三維半導體結構，不僅具有許多層疊層平面(存儲器層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的數據保存可靠性和操作速度)，使存儲器可以被穩定和快速的如進行擦除和編程等操作。一般而言，傳統三維半導體元件會在階梯區域(staircase area)沉積一刻蝕停止層(例如氮化硅層)覆蓋接觸區域的次疊層的多層結構(multi-layers)，使對應各接觸區域的所有接觸孔都能一致地停在刻蝕停止層上。之后，所有的接觸孔同步穿過刻蝕停止層而到達其對應的有源層(例如多晶硅層)上。然而，由于刻蝕停止層的形成會影響接觸降落窗口(contact landingwindows)。若在發展一三維半導體元件時需要形成更多對的氧化層-多晶硅層(即常稱之OP層)疊層，則需要形成更厚的刻蝕停止層，則此更厚的刻蝕停止層的形成會對接觸降落窗口造成更大的不良影響。再者，在縮小三維半導體元件尺寸時，刻蝕停止層的存在會留下更少的空間給接觸降落窗口，這對于工藝和結構都會造成問題。

發明內容

本發明系有關于一種三維半導體元件及其制造方法。根據實施例的三維半導體元件，通過形成金屬硅化物(silicide)可大幅增加接觸降落窗口(contact landingwindows)。

根據實施例，系提出一種三維半導體元件，包括：一基板，包括一陣列區域(arrayarea)和鄰近陣列區域的一階梯區域(staircase area)，其中階梯區域包括N個梯級(Nsteps)，N為大于或等于1的整數；一疊層，具有多層結構(multi-layers)疊置于該基板上，且多層結構包括有源層與絕緣層交錯設置于基板上方，該疊層包括多個次疊層(sub-stacks)形成于基板上，這些次疊層與階梯區域的N個梯級對應設置以分別形成接觸區域(contact regions)，其中于接觸區域中各次疊層的一最上層有源層(an uppermostactive layer)包括一金屬硅化物層(silicide layer)；和多層結構連接器(multilayeredconnectors)，分別位于對應的接觸區域，且多層結構連接器系向下延伸以電性連接各個次疊層的金屬硅化物層。