[發明專利]一種極化碼解碼器中f、g運算單元的硬件架構

有效

• 申請號: 201710151782.2
• 申請日: 2017-03-10
• 公開（公告）號: CN106951212B
• 公開（公告）日: 2019-11-26
• 發明（設計）人: 王中風;周楊燦;林軍
• 申請（專利權）人: 南京大學
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種極化碼解碼器中f、g運算處理單元的硬件架構，包括：加法器、減法器、比較器、求補單元、第一邏輯單元、第二邏輯單元、第三邏輯單元、第一數據選擇器、第二數據選擇器、第三數據選擇器、第四數據選擇器、第五數據選擇器、第六數據選擇器；

所述的加法器、減法器和比較器，它們的輸入均為兩個原碼形式的二進制有符號數的絕對值部分，它們并行地分別計算出兩個二進制數的絕對值之和、差以及相對大小關系；

所述的求補單元，用于把減法器計算出的兩個數的絕對值之差進行求補碼的運算；

所述的第一數據選擇器，其以比較器的輸出狀態作為地址信號，從求補單元的輸出和減法器的輸出中選擇出一個輸入到第二數據選擇器中去；

所述的第二數據選擇器，以所述第三邏輯單元的輸出狀態作為地址信號，從加法器的輸出與第一數據選擇器的輸出中選擇一個作為g運算的結果的絕對值部分輸入到第五數據選擇器中去；

所述的第三數據選擇器，其輸入為兩個原碼形式的二進制有符號數的絕對值部分，以比較器的輸出狀態為地址信號，選擇兩個絕對值中較小的一個作為f運算的結果的絕對值部分輸入到第五數據選擇器中去；

所述的第四數據選擇器，以比較器的輸出狀態為地址信號，從所述的第一邏輯單元的輸出和某一個數的符號位中選擇出一個作為g運算的結果的符號位，并輸入到第六數據選擇器中去；

所述的第五數據選擇器，以f/g運算控制信號作為輸入地址信號，從第二數據選擇器的輸出和第三數據選擇器的輸出中選擇出一個作為最終結果的絕對值部分；

所述的第六數據選擇器，以f/g運算控制信號作為輸入地址信號，從第四數據選擇器的輸出和第二邏輯單元的輸出中選擇一個作為最終結果的符號位；

所述的第一邏輯單元，其輸入為某一個數的符號位和g運算的加/減控制信號，輸出作為第四數據選擇器的輸入之一，當g運算的加/減控制信號指示執行加法運算時，第一邏輯單元將輸入的符號位原樣輸出；當控制信號指示執行減法運算時，第一邏輯單元將輸入的符號位取反后輸出；

所述的第二邏輯單元，其輸入為兩個二進制有符號數的符號位，其輸出有兩種狀態，其輸出作為第三邏輯單元的輸入之一，同時也作為第六數據選擇器的輸入之一，當兩個輸入的符號位相同時，輸出一種狀態；當兩個輸入的符號位不同時，輸出另一種狀態；

所述的第三邏輯單元，其輸出有兩種狀態，作為第二數據選擇器的地址信號，其輸入為第二邏輯單元的輸出和g運算的加/減控制信號，如下的四種輸入狀態中，(1)與(2)同時使第三邏輯單元輸出一種地址信號，指示第二數據選擇器選擇加法器的結果；(3)與(4)同時使第三邏輯單元輸出另一種地址信號，指示第二數據選擇器選擇第一數據選擇器的結果：

(1)第二邏輯單元表明兩個二進制數的符號位相同且g運算的加減控制信號指示執行加法運算；

(2)第二邏輯單元表明兩個二進制數的符號位相反且g運算的加減控制信號指示執行減法運算；

(3)第二邏輯單元表明兩個二進制數的符號位相同且g運算的加減控制信號指示執行減法運算；

(4)第二邏輯單元表明兩個二進制數的符號位相反且g運算的加減控制信號指示執行加法運算。