[發明專利]一種保持時序邏輯電路時序準確的新型結構

在審

• 申請號: 201710148562.4
• 申請日: 2017-03-14
• 公開（公告）號: CN106849914A
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 江石根
• 申請（專利權）人: 蘇州格美芯微電子有限公司
• 主分類號: H03K3/037
• 分類號: H03K3/037
• 代理公司: 上海宣宜專利代理事務所(普通合伙)31288
• 代理人: 劉君

1.一種保持時序邏輯電路的時序準確的新型結構，其特征包括：n個D觸發器，各所述的D觸發器的時鐘輸入端連接時鐘信號CLOCK，所述的時鐘輸入信號CLOCK從最后一個D觸發器開始接入，數據信號DATA從第一個D觸發器接入。

2.如權利要求1所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：所述的各D觸發器之間最多包含有(n-1)個邏輯電路，n為≥2的自然數，最少包含有一個邏輯電路。

3.如權利要求1所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：時鐘輸入信號CLOCK從最后一個DFF接入后，不存在時間延遲現象。

4.如權利要求1所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：所述的時鐘輸入信號CLOCK從最后一個DFF接入后，存在時間延遲現象，則時鐘信號CLOCK將會先進入DFF(n-1)，然后進入DFF(n-2),然后進入DFF(n-3)，以此類推，最終進入DFF0。

5.如權利要求4所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：為了保證各所述的DFF之間有時間延遲現象，在時鐘輸入信號進入所述的第k個DFF前增加至少一個延遲器；優選的，k為1至(n-1)中的任意一個值；進一步優選的，k包括1至(n-1)中的所有值。

6.如權利要求5所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：所述的各延遲器可以具有相同的延時，也可以具有不同的延時。

7.如權利要求5所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：所述的各延時器的延時>0即可，無嚴格限定范圍。

8.如權利要求4所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：為了保證所述的各DFF之間有時間延遲現象，在時鐘輸入信號進入所述的第k個DFF前增加p個反相器，p為2的整數倍；k為1至(n-1)中的任意一個或幾個值。

9.如權利要求8所述的保持時序邏輯電路的時序準確的新型結構，其特征在于：所述的反相器使得時鐘信號發生180度反轉。