[發(fā)明專利]半導(dǎo)體存儲裝置及存儲器系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201710140180.7
• 申請日: 2017-03-10
• 公開（公告）號: CN107785049B
• 公開（公告）日: 2021-07-06
• 發(fā)明（設(shè)計）人: 原田佳和
• 申請（專利權(quán)）人: 東芝存儲器株式會社
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C16/24;G11C16/08;G11C16/30;G11C16/32
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 楊林勛

1.一種半導(dǎo)體存儲裝置，其特征在于具備：

存儲單元陣列，包含多個存儲單元；

字線，共通地連接于所述存儲單元的柵極；以及

控制電路，配置為對所述存儲單元進(jìn)行讀出動作以讀取至少三頁的數(shù)據(jù)；且

所述控制電路響應(yīng)讀取一頁數(shù)據(jù)的指令，進(jìn)行第1階段和第2階段，在所述第1階段期間，對所述字線至少施加第1至第3電壓、以針對每個所述存儲單元判斷該存儲單元是否具有低于第1讀取電壓的閾值電壓，在所述第2階段期間，對所述字線施加第2讀取電壓、以針對每個所述存儲單元判斷該存儲單元是否具有低于所述第2讀取電壓的閾值電壓；

所述控制電路基于所述第1讀取電壓確定所述第2讀取電壓。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于還具備：

多個位線，分別連接于所述多個存儲單元；以及

讀出放大器，連接于所述多個位線；且

所述讀出放大器包含計數(shù)器，所述計數(shù)器配置為對處于接通狀態(tài)的所述多個存儲單元的個數(shù)進(jìn)行計數(shù)，且

所述控制電路配置為在使用所述第1至第3電壓的每一個作為讀取電壓執(zhí)行讀取之后，基于來自所述計數(shù)器的計數(shù)值，將所述第1至第3電壓中的一個確定為所述第1讀取電壓。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于：

所述第1讀取電壓與所述至少第1至第3電壓中的一個相等。

4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于：

所述控制電路包含表，所述表包含與所述至少第1至第3電壓的每一個相對應(yīng)的條目，并且所述控制電路使用對應(yīng)于與所述第1讀取電壓相等的所述至少第1至第3電壓中的一個的所述表的所述條目確定所述第2讀取電壓。

5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于：

所述表能夠重寫。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于：

所述控制器通過向所述字線施加至少第4至第6電壓來確定所述第2讀取電壓，所述第4至第6電壓基于對所述字線的所述第1讀取電壓而確定。

7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于：

在所述第1階段和所述第2階段期間、以及在所述第1階段和所述第2階段之間，所述控制電路增加施加到所述字線的電壓，且不減少施加到所述字線的所述電壓。

8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于還具備：

就緒/忙碌控制電路，配置為基于所述控制電路的動作狀態(tài)而產(chǎn)生并輸出就緒信號或忙碌信號；且

在所述第1階段和所述第2階段期間、以及在所述第1階段和所述第2階段之間，所述就緒/忙碌控制電路輸出所述忙碌信號。

9.一種存儲器系統(tǒng)，其特征在于具備：

控制器；以及

半導(dǎo)體存儲裝置；所述半導(dǎo)體存儲裝置包含：

存儲單元陣列，包含多個存儲單元；

字線，共通地連接于所述存儲單元的柵極；以及

控制電路，配置為響應(yīng)由所述控制器發(fā)布的正常讀取指令而執(zhí)行正常讀取，以及響應(yīng)由所述控制器發(fā)布的跟蹤讀取指令而執(zhí)行跟蹤讀取；

所述控制電路通過進(jìn)行第1階段和第2階段對所述存儲單元進(jìn)行跟蹤讀取，以讀取一頁數(shù)據(jù)，在所述第1階段期間，對所述字線施加至少第1至第3電壓、以針對每個所述存儲單元判斷該存儲單元是否具有低于第1讀取電壓的閾值電壓，在所述第2階段期間，對所述字線施加第2讀取電壓、以針對每個所述存儲單元判斷該存儲單元是否具有低于所述第2讀取電壓的閾值電壓；且

所述控制電路基于所述第1讀取電壓確定所述第2讀取電壓。