[發明專利]半導體結構及其形成方法有效
| 申請號: | 201710133604.7 | 申請日: | 2017-03-08 |
| 公開(公告)號: | CN108574010B | 公開(公告)日: | 2021-05-04 |
| 發明(設計)人: | 張冬平 | 申請(專利權)人: | 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司 |
| 主分類號: | H01L29/78 | 分類號: | H01L29/78;H01L21/336 |
| 代理公司: | 北京集佳知識產權代理有限公司 11227 | 代理人: | 吳敏 |
| 地址: | 201203 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 結構 及其 形成 方法 | ||
一種半導體結構及其形成方法,方法包括:提供待刻蝕材料層;在待刻蝕材料層上形成圖形化的核心層;在核心層頂部和側壁、以及待刻蝕材料層上形成側墻膜;對側墻膜進行至少一次頂部處理,去除高于核心層頂部的側墻膜,保留核心層側壁上的側墻膜作為第一部分側墻層,保留待刻蝕材料層上的側墻膜作為第二部分側墻層;頂部處理的步驟包括:在側墻膜上形成覆蓋位于核心層側壁以及頂部上側墻膜表面的犧牲層;去除高于核心層頂部上的犧牲層以及部分厚度或全部厚度的側墻膜;去除剩余犧牲層;去除核心層;去除核心層后,去除第二部分側墻層。本發明所述第一部分側墻層的形貌對稱,以第一部分側墻層為掩膜刻蝕待刻蝕材料層后,可以得到形貌較好的目標圖形。
技術領域
本發明涉及半導體領域,尤其涉及一種半導體結構及其形成方法。
背景技術
半導體技術在摩爾定律的驅動下持續地朝更小的工藝節點邁進。隨著半導體技術的不斷進步,器件的功能不斷強大,但是半導體制造難度也與日俱增。光刻技術是半導體制造工藝中最為關鍵的生產技術,隨著半導體工藝節點的不斷減小,現有的光源光刻技術已經無法滿足半導體制造的需求,超紫外光光刻技術(EUV)、多波束無掩膜技術和納米壓印技術成為下一代光刻候選技術的研究熱點。但是上述的下一代光刻候選技術仍然存在不便與缺陷,亟待加以進一步的改進。
當摩爾定律繼續向前延伸的腳步不可逆轉的時候,多重圖形化技術無疑成為了業界的最佳選擇之一,多重圖形化技術只需要對現有的光刻基礎設施進行很小的改動,就可以有效地填補更小節點的光刻技術空白,改進相鄰半導體圖形之間的最小間距(pitch)。由于自對準雙重圖形化(Self-Aligned Double-Patterning,SADP)工藝更為簡單,成本更低,因此,在半導體器件的形成工藝中多采用自對準雙重圖形化工藝。
但是,即使引入了自對準雙重圖形化工藝,刻蝕后所形成目標圖形的質量仍舊較差。
發明內容
本發明解決的問題是提供一種半導體結構及其形成方法,提高所形成目標圖形的質量,從而提高半導體器件的性能和良率。
為解決上述問題,本發明提供一種半導體結構的形成方法,包括:提供待刻蝕材料層;在所述待刻蝕材料層上形成圖形化的核心層;在所述核心層頂部和側壁表面、以及所述待刻蝕材料層上形成側墻膜;對所述側墻膜進行至少一次頂部處理,去除高于所述核心層頂部的側墻膜,保留位于所述核心層側壁上的所述側墻膜作為第一部分側墻層,保留位于所述待刻蝕材料層上的所述側墻膜作為第二部分側墻層;其中,所述頂部處理的步驟包括:在所述側墻膜上形成犧牲層,所述犧牲層覆蓋位于所述核心層側壁以及頂部上的側墻膜表面;刻蝕去除高于所述核心層頂部的所述犧牲層以及部分厚度或全部厚度的所述側墻膜;去除剩余所述犧牲層;形成所述第一部分側墻層和第二部分側墻層后,去除所述核心層;去除所述核心層后,去除所述第二部分側墻層;去除所述第二部分側墻層后,以所述第一部分側墻層為掩膜,刻蝕所述待刻蝕材料層。
相應的,本發明還提供一種半導體結構,包括:待刻蝕材料層;圖形化的核心層,位于所述待刻蝕材料層上;側墻膜,位于所述核心層頂部和側壁表面、以及所述待刻蝕材料層上;位于所述側墻膜上的犧牲層,所述犧牲層覆蓋位于所述核心層側壁以及頂部上的側墻膜表面。
與現有技術相比,本發明的技術方案具有以下優點:
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