[發明專利]半導體存儲裝置

有效

• 申請號: 201710133209.9
• 申請日: 2017-03-08
• 公開（公告）號: CN108281168B
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 木村啓太
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C16/06
• 分類號: G11C16/06;G11C16/10
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勛

本發明的實施方式提供一種能夠提高寫入的數據的可靠性的半導體存儲裝置。實施方式的半導體存儲裝置包含：第一及第二存儲器單元；第一及第二選擇晶體管，一端分別連接于第一及第二存儲器單元；第一及第二位線，分別連接于第一及第二選擇晶體管的另一端；及選擇線，連接于第一及第二選擇晶體管。寫入動作包含第一及第二程序循環。在對字線施加編程脈沖的期間，對第一位線施加第一電壓，對第二位線施加第二電壓，對選擇線施加第三電壓。在對字線施加編程脈沖之前，對第二位線施加第二電壓，對選擇線施加第四電壓。對選擇線施加第四電壓的長度為第二程序循環比第一程序循環長。

相關申請案

本申請案享有以日本專利申請案2017-1237號(申請日：2017年1月6日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的所有內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

作為半導體存儲裝置眾所周知有NAND(與非)型閃速存儲器。

發明內容

本發明的實施方式提供一種能夠提高數據的可靠性的半導體存儲裝置。

實施方式的半導體存儲裝置包含：第一及第二存儲器單元；第一及第二選擇晶體管，一端分別連接于第一及第二存儲器單元的一端；第一及第二位線，分別連接于第一及第二選擇晶體管的另一端；字線，連接于第一及第二存儲器單元的柵極；及第一選擇柵極線，連接于第一及第二選擇晶體管的柵極。寫入動作包含第一程序循環及繼第一程序循環之后的第二程序循環。第一及第二程序循環包含對第一字線施加編程脈沖的編程動作及驗證動作。在編程動作中，在對字線施加編程脈沖的期間，對第一位線施加第一電壓，對第二位線施加比第一電壓高的第二電壓，對第一選擇柵極線施加比第二電壓高的第三電壓，在對字線施加編程脈沖之前，對第二位線施加第二電壓，對第一選擇柵極線施加比第三電壓高的第四電壓。對第一選擇柵極線施加第四電壓的長度為第二程序循環比第一程序循環長。

附圖說明

圖1是第一實施方式的半導體存儲裝置的方框圖。

圖2是第一實施方式的半導體存儲裝置所具備的存儲器單元陣列的電路圖。

圖3是第一實施方式的半導體存儲裝置所具備的存儲器單元的閾值分布。

圖4是第一實施方式的半導體存儲裝置所具備的存儲器單元陣列的剖視圖。

圖5是第一實施方式的半導體存儲裝置所具備的傳感放大器模塊的電路圖。

圖6是第一實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖7是第一實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖8是第一實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖9是第二實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖10是第二實施方式的半導體存儲裝置中的寫入動作的波形圖。

圖11是第三實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖12是第四實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖13是第五實施方式的半導體存儲裝置中的寫入動作的流程圖。

圖14是第六實施方式的半導體存儲裝置中的寫入動作的波形圖。

具體實施方式

以下，參照附圖對實施方式進行說明。附圖是示意性的圖。各實施方式是例示用以使實施方式的技術性思想具體化的裝置或方法的實施方式。