[發明專利]存儲器及其制備方法

有效

• 申請號: 201710132409.2
• 申請日: 2017-03-07
• 公開（公告）號: CN106910745B
• 公開（公告）日: 2018-03-06
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11531;H01L27/11546;H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 智云

技術領域

本發明涉及半導體技術領域，特別涉及一種存儲器及其制備方法。

背景技術

存儲器包括用于存儲數據的存儲單元陣列，以及位于所述存儲單元陣列外圍的外圍電路。其中，所述存儲單元陣列由多個呈陣列排布的存儲單元對構成，在所述存儲單元對之間通常形成有一位線接觸，所述位線接觸與存儲單元中的源區/漏區接觸。

然而，目前的存儲器中，位線接觸與源區/漏區之間仍存在著較大的漏電流現象，進而對存儲器的性能造成影響。此外，在存儲器的制備過程中，存儲單元陣列和外圍電路由于其結構存在差異，因此，兩者通常需在不同的工藝步驟中形成，這也必然導致工藝流程較為繁雜，并且制備成本較高。

發明內容

本發明的目的在于提供一種存儲器的制備方法，以解決現有的存儲器在其制備過程中，工藝制備繁雜、成本較高的問題。

本發明的又一目的在于提供一種存儲器，以解決現有的存儲器中存在較大漏電流的問題。

為解決上述技術問題，本發明提供一種存儲器的制備方法，包括:

提供一半導體襯底，所述半導體襯底上定義有一用于形成位線接觸的位線接觸區；

在所述位線接觸區的半導體襯底中形成一第一導電類型的摻雜區；以及，

在所述位線接觸區的半導體襯底上形成一與所述摻雜區接觸的位線接觸，與所述摻雜區接觸的位線接觸中摻雜有第一導電類型的離子，所述摻雜區中的離子摻雜濃度小于所述位線接觸中的離子摻雜濃度并往遠離所述位線接觸的方向梯度遞減。

本發明提供的存儲器的制備方法中，其位線接觸中還摻雜有與摻雜區相同導電類型的導電離子，從而使所述位線接觸與所述摻雜區之間形成一低漏電流的接觸面，并且，所述摻雜區中的離子摻雜濃度小于所述位線接觸中的離子摻雜濃度并往遠離所述位線接觸的方向梯度遞減，進而可使位線接觸和摻雜區之間構成一濃度梯度，進一步改善了存儲器的漏電流現象。

附圖說明

圖1為本發明中的一種存儲器的制備方法的流程示意圖；

圖2為本發明實施例一中的存儲器的制備方法的流程示意圖；

圖3為本發明實施例一中的存儲器在其執行步驟S100過程中的俯視圖；

圖4為本發明實施例一中的存儲器在其制備存儲隔離層時的流程示意圖；

圖5a‐圖5b為圖3所示的本發明實施例一中的存儲器在其執行步驟S100過程中沿A‐A’方向的剖面示意圖；

圖6為本發明實施例一中的存儲器在其執行步驟S200過程中的流程示意圖；

圖7a～圖7c為本發明實施例一中的存儲器在其執行步驟S200過程中的結構示意圖；

圖8為本發明實施例一中的存儲器在其執行步驟S300過程中的流程示意圖；

圖9為本發明實施例一中的存儲器在其執行步驟S300過程中的俯視圖；

圖10a‐1、圖10a‐2、圖10b‐圖10e、圖11a‐圖11c、圖12、圖13a‐圖13c和圖14為圖9所示的本發明實施例一中的存儲器在其執行步驟S300過程中沿A‐A’方向的剖面示意圖；

圖15為本發明實施例二中的存儲器的俯視圖；

圖16為圖15所示的本發明實施例二中的存儲器沿AA’方向的剖面示意圖；

圖17為本發明實施例三中的存儲器的俯視圖；

圖18為圖7所示的本發明實施例三中的存儲器沿B‐B’方向的剖面示意圖；

圖19為圖17所示的本發明實施例三中的存儲器沿C‐C’方向的剖面示意圖；

其中，附圖標記如下：

10‐襯底；

100‐第一區域；100A‐位線接觸區；

110‐存儲單元有源區；110a/110b‐存儲單元；

111‐存儲閘極介電層；112‐存儲閘極電極層；113‐存儲隔離層；113d‐位線接觸窗；114a‐離子注入工藝；114‐摻雜區；

120‐位線接觸；

130‐字線；

140‐隔離結構；

200‐第二區域；200P‐PMOS有源區；200N‐NMOS有源區；

210‐外圍電路有源區；

220‐外圍晶體管閘極結構；211p/211n‐外圍閘極介電層；222‐外圍閘極電極層；

210p/210n‐離子注入工藝；230n/230n’‐閾值電壓修正區；

240‐隔離結構；

250‐外圍電路接觸層；