[發(fā)明專(zhuān)利]半導(dǎo)體結(jié)構(gòu)及其形成方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201710131468.8
• 申請(qǐng)日: 2017-03-07
• 公開(kāi)（公告）號(hào): CN108573912B
• 公開(kāi)（公告）日: 2021-02-02
• 發(fā)明（設(shè)計(jì)）人: 鄒曉東;胡友存
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中芯國(guó)際集成電路制造(上海)有限公司;中芯國(guó)際集成電路制造(北京)有限公司
• 主分類(lèi)號(hào): H01L21/768
• 分類(lèi)號(hào): H01L21/768;H01L23/532
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 吳敏

一種半導(dǎo)體結(jié)構(gòu)及其形成方法，方法包括：提供基底，基底中形成有層間介電層以及貫穿層間介電層的層間互連結(jié)構(gòu)；在基底上形成疊層結(jié)構(gòu)的上層介電層，上層介電層包括等離子體增強(qiáng)氧化硅層；刻蝕上層介電層，形成露出層間互連結(jié)構(gòu)的開(kāi)口；向開(kāi)口內(nèi)填充導(dǎo)電材料，形成與層間互連結(jié)構(gòu)電連接的上層互連結(jié)構(gòu)。相比材料為等離子體增強(qiáng)氧化硅的單層結(jié)構(gòu)的上層介電層，本發(fā)明所述疊層結(jié)構(gòu)的上層介電層對(duì)相鄰層間介電層所產(chǎn)生的應(yīng)力較小，從而可以降低相鄰層間介電層出現(xiàn)經(jīng)時(shí)擊穿現(xiàn)象的概率，增大相鄰層間介電層擊穿電壓，降低上層介電層與相鄰層間介電層分裂的幾率，改善芯片封裝交互作用，有利于提高所形成半導(dǎo)體結(jié)構(gòu)的可靠性性能。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。

背景技術(shù)

隨著集成電路制造技術(shù)的不斷發(fā)展，人們對(duì)集成電路的集成度和性能的要求變得越來(lái)越高。為了提高集成度，降低成本，元器件的關(guān)鍵尺寸不斷變小，集成電路內(nèi)部的電路密度越來(lái)越大，這種發(fā)展使得晶圓表面無(wú)法提供足夠的面積來(lái)制作所需要的互連線。

為了滿足關(guān)鍵尺寸縮小過(guò)后的互連線所需，目前不同金屬層或者金屬層與襯底的導(dǎo)通是通過(guò)互連結(jié)構(gòu)實(shí)現(xiàn)的。隨著技術(shù)節(jié)點(diǎn)的推進(jìn)，互連結(jié)構(gòu)的尺寸也變得越來(lái)越小；相應(yīng)的，形成互連結(jié)構(gòu)的工藝難度也越來(lái)越大，而互連結(jié)構(gòu)的形成質(zhì)量對(duì)后端(Back End OfLine，BEOL)電路的性能影響很大，嚴(yán)重時(shí)會(huì)影響半導(dǎo)體器件的正常工作。

但是，現(xiàn)有技術(shù)互連結(jié)構(gòu)的形成工藝容易導(dǎo)致半導(dǎo)體結(jié)構(gòu)的可靠性性能下降。

發(fā)明內(nèi)容

本發(fā)明解決的問(wèn)題是提供一種半導(dǎo)體結(jié)構(gòu)及其形成方法，提高半導(dǎo)體結(jié)構(gòu)的可靠性性能。

為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供基底，所述基底中形成有層間介電層以及貫穿所述層間介電層的層間互連結(jié)構(gòu)；在所述基底上形成疊層結(jié)構(gòu)的上層介電層，所述上層介電層包括等離子體增強(qiáng)氧化硅層；刻蝕所述上層介電層，形成露出所述層間互連結(jié)構(gòu)的開(kāi)口；向所述開(kāi)口內(nèi)填充導(dǎo)電材料，形成與所述層間互連結(jié)構(gòu)電連接的上層互連結(jié)構(gòu)。

相應(yīng)的，本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括：基底，所述基底中具有層間介電層以及貫穿所述層間介電層的層間互連結(jié)構(gòu)；位于所述基底上的疊層結(jié)構(gòu)的上層介電層，所述上層介電層包括等離子體增強(qiáng)氧化硅層；貫穿所述上層介電層的上層互連結(jié)構(gòu)，所述上層互連結(jié)構(gòu)與所述層間互連結(jié)構(gòu)電連接。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明在基底上形成疊層結(jié)構(gòu)的上層介電層，所述上層介電層包括等離子體增強(qiáng)氧化硅層；在半導(dǎo)體制造工藝中，所述上層介電層一般為單層結(jié)構(gòu)且材料為等離子體增強(qiáng)氧化硅，相比材料為等離子體增強(qiáng)氧化硅的上層介電層，本發(fā)明所述疊層結(jié)構(gòu)的上層介電層對(duì)所述層間介電層所產(chǎn)生的應(yīng)力較小，尤其是對(duì)相鄰的層間介電層，因此可以提高相鄰所述層間介電層的質(zhì)量，從而可以降低相鄰所述層間介電層出現(xiàn)經(jīng)時(shí)擊穿(TimeDependent Dielectric Breakdown，TDDB)現(xiàn)象的概率，增大相鄰所述層間介電層擊穿電壓(VBD)，降低所述上層介電層與相鄰層間介電層分裂的幾率,改善芯片封裝交互作用(ChipPackage Interaction，CPI)，進(jìn)而有利于提高所形成半導(dǎo)體結(jié)構(gòu)的可靠性性能。