[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710131300.7
• 申請日: 2017-03-07
• 公開（公告）號: CN108573911B
• 公開（公告）日: 2020-11-27
• 發明（設計）人: 鄧浩
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532;H01L23/535
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構及其形成方法，其中，方法包括：提供襯底；在所述襯底上形成介質層，所述介質層中具有開口；形成覆蓋所述開口側壁的第一阻擋層；形成覆蓋所述開口側壁的改善層；形成所述第一阻擋層和改善層之后，在所述開口中形成插塞，所述改善層材料的原子用于與所述插塞材料的原子形成化學鍵。因此，當所述插塞原子向所述介質層擴散的過程中，所述改善層能夠與所述插塞原子反應，從而阻擋所述插塞原子向介質層擴散，進而能夠提高所述介質層的絕緣性能，改善所形成半導體結構的性能。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體器件集成度的提高，晶體管的關鍵尺寸不斷縮小。隨著晶體管尺寸的急劇減小，半導體領域對半導體結構的性能提出了更高的要求，例如對導電插塞之間介質層的絕緣性的要求越來越高。

導電插塞是實現半導體器件與外部電路電連接的重要結構。導電插塞形成于介質層中，如果介質層的絕緣性降低，容易使導電插塞發生漏電，從而影響半導體器件的性能。

導電插塞的形成步驟包括：提供襯底；在所述襯底上形成介質層；在所述介質層中形成開口；在所述開口中形成導電插塞。為了阻擋導電插塞原子擴散進入所述介質層中，往往在所述導電插塞與介質層之間形成阻擋層。

然而，現有技術形成的半導體結構中介質層容易被擊穿，使半導體結構產生較大的漏電流。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，能夠提高所形成半導體結構中介質層的絕緣性，改善所形成半導體結構性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底；在所述襯底上形成介質層，所述介質層中具有開口；形成覆蓋所述開口側壁的第一阻擋層；在所述第一阻擋層上形成覆蓋所述開口側壁的改善層；形成改善層之后，在所述開口中形成插塞，所述改善層材料的原子用于與所述插塞材料的原子形成化學鍵。

可選的，還包括：在所述改善層上形成覆蓋所述開口側壁的第二阻擋層。

可選的，所述第一阻擋層的材料為氮化鉭或氮化鈦。

可選的，所述第二阻擋層的材料為鉭或鈦。

可選的，形成所述第一阻擋層的工藝包括原子層沉積工藝，且形成所述第二阻擋層的工藝包括物理氣相沉積工藝。

可選的，所述改善層的材料為非晶鍺或非晶硅。

可選的，所述改善層的厚度為2納米～5納米。

可選的，形成所述改善層的工藝包括：化學氣相沉積工藝、原子層沉積工藝或物理氣相沉積工藝。

可選的，所述插塞的材料為銅。

可選的，形成所述插塞之后，還包括：對所述插塞、改善層和第一阻擋層進行退火處理。

相應的，本發明還提供一種半導體結構，包括：襯底；位于所述襯底上的介質層，所述介質層中具有開口，所述開口貫穿所述介質層；覆蓋所述開口側壁的第一阻擋層；覆蓋所述開口側壁的改善層；位于開口中的插塞，所述第一阻擋層和所述改善層位于所述插塞與所述介質層之間，所述改善層位于所述插塞和所述第一阻擋層之間，所述改善層材料的原子用于與所述插塞材料的原子形成化學鍵。

可選的，還包括：覆蓋所述開口側壁的第二阻擋層，所述第二阻擋層位于所述改善層和所述插塞之間。

可選的，所述第一阻擋層的材料為氮化鉭或氮化鈦。

可選的，所述第二阻擋層的材料為鉭或鈦。

可選的，所述改善層的材料為非晶鍺或非晶硅。

可選的，所述改善層的厚度為2納米～5納米。