[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710131028.2
• 申請日: 2017-03-07
• 公開（公告）號: CN108573862B
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 韓秋華
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L29/423;H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結構及其形成方法，方法包括：基底，基底具有器件結構，器件結構包括初始側墻結構；在基底、器件結構和初始側墻結構上形成初始第一介質層；平坦化初始第一介質層，形成第一介質層；去除部分初始側墻結構形成側墻結構，側墻結構頂部表面低于或者齊平于第一介質層頂部表面最低點；形成側墻結構后，密實化第一介質層形成初始第二介質層，初始第二介質層底部表面低于側墻結構頂部表面，初始第二介質層密度大于第一介質層密度；形成初始第二介質層后，去除器件結構形成開口結構，在開口結構內和初始第二介質層上形成材料層；平坦化材料層和初始第二介質層直至暴露出側墻結構頂部表面，形成柵極結構和第二介質層。所述第二介質層隔離性能好。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著技術節點的降低，傳統的柵介質層不斷變薄，晶體管漏電量隨之增加，引起半導體器件功耗浪費等問題。為解決上述問題，現有技術提供一種將金屬柵極替代多晶硅柵極的解決方案。其中，后柵極(gate last)工藝為形成金屬柵極的一個主要工藝。

然而，在后柵工藝的過程中，金屬柵極的金屬材料使得半導體結構中的介質層的隔離性能變差，從而影響半導體結構的性能。

發明內容

本發明解決的技術問題是提供一種半導體結構及其形成方法，能夠改善半導體結構性能。

為解決上述技術問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底上具有器件結構，所述器件結構包括初始側墻結構；在所述基底、器件結構以及初始側墻結構的頂部表面形成初始第一介質層；平坦化所述初始第一介質層，直至暴露出初始側墻結構的頂部表面，形成第一介質層；去除部分初始側墻結構形成側墻結構，所述側墻結構的頂部表面低于或者齊平于所述第一介質層頂部表面的最低點；形成所述側墻結構之后，對部分所述第一介質層進行密實化處理形成初始第二介質層，所述初始第二介質層的底部表面低于所述側墻結構的頂部表面，且所述初始第二介質層的密度大于所述第一介質層的密度；形成所述初始第二介質層之后，去除器件結構形成開口結構；在所述開口結構內以及初始第二介質層上形成材料層；平坦化所述材料層以及初始第二介質層直至暴露出側墻結構的頂部表面，形成柵極結構和第二介質層。

可選的，所述基底包括：第一區和第二區。

可選的，所述器件結構包括位于所述第一區的第一偽柵極結構和位于所述第二區的第二偽柵極結構；所述第一偽柵極結構包括：第一偽柵介質層以及位于所述第一偽柵介質層上的第一偽柵極層；所述第二偽柵極結構包括：第二偽柵介質層以及位于所述第二偽柵介質層上的第二偽柵極層。

可選的，所述第一偽柵極結構沿溝道長度方向的尺寸小于第二偽柵極結構沿溝道長度方向的尺寸。

可選的，所述第一偽柵極層的頂部表面具有第一掩膜層；所述第二偽柵極層的頂部表面具有第二掩膜層；所述第一掩膜層厚度較第二掩膜層厚度薄。

可選的，所述初始側墻結構包括初始第一側墻和初始第二側墻，所述初始第一側墻位于所述第一偽柵介質層和第一偽柵極層的側壁，所述初始第二側墻位于所述第二偽柵介質層和第二偽柵極層的側壁。

可選的，平坦化所述初始第一介質層的過程中，還包括：去除第一掩膜層和第二掩膜層。

可選的，所述初始第一介質層的材料包括：氧化硅。

可選的，所述初始第一介質層的形成工藝包括：流體化學氣相沉積工藝。

可選的，平坦化所述初始第一介質層的工藝包括：化學機械研磨工藝。

可選的，去除部分初始側墻結構的工藝包括：各項同性干法刻蝕工藝或濕法刻蝕工藝。