[發(fā)明專利]半導體存儲器結構

有效

• 申請?zhí)枺?/td>: 201710131023.X
• 申請日: 2017-03-07
• 公開（公告）號: CN108573971B
• 公開（公告）日: 2019-08-23
• 發(fā)明（設計）人: 馮立偉;何建廷;童宇誠
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發(fā)明公開一種半導體存儲器結構，包含有一基底，該基底上包含有一存儲單元區(qū)、一周邊電路區(qū)、以及一存儲單元邊緣區(qū)。該半導體存儲器結構還包含有多個形成于該存儲單元區(qū)內、該存儲單元邊緣區(qū)內、以及該周邊電路區(qū)內的主動區(qū)域，以及至少一設置于該存儲單元邊緣區(qū)內的該多個主動區(qū)域上的虛置位線。該虛置位線沿一第一方向延伸，且在一第二方向上與至少二個該主動區(qū)域重疊，該第一方向與該第二方向彼此垂直。該虛置位線還包含一第一內直線部分與一外直線部分，該第一內直線部分與該外直線部分包含不同的厚度與不同的間隙壁。

技術領域

本發(fā)明涉及一種半導體存儲器結構，尤其是涉及一種半導體動態(tài)隨機存取存儲器(dynamic random access memory，以下簡稱為DRAM)結構。

背景技術

動態(tài)隨機存取存儲器(dynamic random access memory，以下簡稱為DRAM)是一種主要的揮發(fā)性(volatile)存儲器，且是很多電子產品中不可或缺的關鍵元件。DRAM由數目龐大的存儲單元(memory cell)聚集形成一陣列區(qū)，用來存儲數據，而每一存儲單元則由一金屬氧化半導體(metal oxide semiconductor，MOS)晶體管與一電容(capacitor)串聯組成。

電容是通過存儲電極(storage node)與形成于電極接觸洞(node contact)中的導電結構電連接，并與MOS晶體管的漏極形成一位存取的通路，用于達到存儲或輸出數據的目的。隨著DRAM集成度的提升，必須要減低DRAM存儲單元中被電容所占據的面積，而為了使電容的電容量維持一個可以接受的數值，現有技術是采用堆疊電容的技術(stackedcapacitor)。堆疊電容的使用除了可以提供高電容量之外，也可降低每一個DRAM存儲單元之間的相互干擾，更可對此種基本堆疊電容作多種形式的變化以提高表面積。一般而言，堆疊電容可以由其制造程序區(qū)分為位線上電容(capacitor over bit line，以下簡稱為COB)與位線下電容(capacitor under bit line，CUB)。

隨著DRAM的集成度提高，各存儲單元之內與各存儲單元之間的電連接的建置益發(fā)困難。此外，由于DRAM是由數目龐大的存儲單元(memory cell)聚集形成的陣列區(qū)，因此包含存儲器元件與其他邏輯元件的基底更面臨不同區(qū)域圖案密度不同而造成的制作工藝良率問題。因此，使DRAM性能不會降低的制作工藝方法與結構一直是DRAM技術開發(fā)所努力的方向。

發(fā)明內容

為解決上述問題，本發(fā)明的提供一種半導體存儲器結構，該半導體存儲器結構包含有一基底，該基底上包含有一存儲單元(memory cell)區(qū)、一周邊電路(peripheralcircuit)區(qū)、以及一定義于該存儲單元區(qū)與該周邊電路區(qū)之間的存儲單元邊緣(celledge)區(qū)。該半導體存儲器結構還包含有多個形成于該存儲單元區(qū)內、該存儲單元邊緣區(qū)內、以及該周邊電路區(qū)內的主動區(qū)域，以及至少一設置于該存儲單元邊緣區(qū)內的該多個主動區(qū)域上的虛置位線(dummy bit line)。該虛置位線沿一第一方向延伸，且在一第二方向上與至少二個該主動區(qū)域重疊，而該第一方向與該第二方向彼此垂直。該虛置位線還包含有一第一內直線部分(inner line portion)與一外直線部分(outer line portion)，且該第一內直線部分與該外直線部分包含有不同的寬度與不同的間隙壁。

附圖說明

圖1A至圖6B與圖8為本發(fā)明所提供的一半導體存儲器結構的制作方法的一優(yōu)選實施例的示意圖，其中

圖1B為圖1A中沿A-A’切線與沿B-B’切線獲得的剖面示意圖；

圖2B為圖2A中沿A-A’切線與沿B-B’切線獲得的剖面示意圖；

圖3～圖5為圖2B的后續(xù)步驟示意圖；

圖6B為圖6A中沿A-A’切線與沿B-B’切線獲得的剖面示意圖；