[發明專利]用于同步DDR兼容存儲器的協調的模塊內RAS特征

有效

• 申請號: 201710125176.3
• 申請日: 2017-03-03
• 公開（公告）號: CN107153616B
• 公開（公告）日: 2023-09-08
• 發明（設計）人: 張牧天;牛迪民;鄭宏忠;林璇渶;金寅東;崔璋石
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F13/16;G11C11/406;G11C16/14;G11C29/42
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗

一種存儲器模塊包括存儲器陣列、接口和控制器。存儲器陣列包括存儲器單元的陣列，并且被配置為雙列直插存儲器模塊(DIMM)。DIMM包括多個連接，這些連接已經從標準DIMM引腳分配配置改用以將存儲器設備的操作狀態連接到主機設備。接口耦合到存儲器陣列和DIMM的多個連接以將存儲器陣列通過接口連接到主機設備。控制器耦合到存儲器陣列和接口，并且控制存儲器陣列的至少一個刷新操作、控制存儲器陣列的糾錯操作、控制存儲器陣列的存儲器擦除操作并且控制陣列的損耗均衡控制操作，并且控制器與主機設備連接。

相關專利申請的交叉引用

本專利申請要求于2016年3月3日提交的美國臨時專利申請No.62/303,352以及于2016年6月8日提交的美國臨時專利申請No.62/347,569的優先權權益，兩者的公開內容通過引用整體并入本文。另外，本專利申請涉及于_2016年6月6日_提交的美國專利申請序列號(代理人案卷號No.WB-201603-005)，于_2016年5月31日_提交的美國專利申請序列號(代理人案號No.WB-201603-006)以及于_2016年8月10日_提交的美國專利申請序列號(代理人案卷號No.WB-201603-007),每個的公開內容通過引用并入本文。

技術領域

本公開涉及存儲裝置。更具體地，本公開涉及包括存儲模塊的存儲裝置，該存儲模塊支持和/或管理模塊內刷新特征、模塊內ECC功能、模塊內擦除和/或模塊內損耗均衡管理。

背景技術

傳統上由中央處理單元(CPU)和/或存儲器控制器(MC)在系統級執行和/或管理存儲器的可靠性、可用性和可服務性(RAS)特征。在一些配置中，CPU和MC是主機系統的單獨組件。在其他配置中，CPU和MC是集成的。如本文所使用的，首字母縮寫CPU/MC意味著CPU和/或MC。例如，CPU/MC傳統上向系統存儲器的動態隨機存取存儲器(DRAM)發送刷新命令以啟動DRAM的刷新。使用糾錯碼(ECC)的糾錯傳統上也由讀取各個存儲器位置的CPU/MC執行，使用ECC校正數據并重寫數據。傳統上由CPU/MC執行的另一RAS特征是“擦除(scrubbing)”系統存儲器，其中CPU/MC周期性地讀取系統存儲器的區域，糾錯(使用ECC)并將校正的數據寫回系統存儲器的區域。傳統上由CPU/MC執行的另一個RAS特征是損耗均衡管理，其中CPU/MC使用例如寫計數表和重映射表重映射非易失性存儲器的存儲器頁，以使用讀和寫命令交換存儲器頁來平衡非易失性存儲器中的損耗。

發明內容

實施例提供了一種存儲器模塊，所述存儲器模塊可以包括：存儲器陣列；耦合到所述存儲器陣列以將所述存儲器陣列連接到主機設備的接口，其中所述接口可以包括已從標準雙列直插式存儲器模塊引腳分配配置(standard?dual?in-line?memory?module?pinout?configuration)改用的多個連接，以將所述存儲器設備的反饋狀態信息連接到所述主機設備；以及耦合到所述存儲器陣列和所述接口的控制器，其中所述控制器可以用于控制所述存儲器陣列的刷新操作，控制所述存儲器陣列的糾錯操作，控制所述存儲器陣列的存儲器擦除操作，以及控制所述陣列的損耗均衡控制操作中的至少一個，并且所述控制器可以用于通過所述接口從所述主機設備接收命令，并且當接收到所述命令時，響應于接收到的命令，通過與由所述控制器控制的操作相關的接口向所述主機設備提供所述反饋狀態信息。

另一實施例提供一種存儲器模塊，所述存儲器模塊可以包括：包括存儲器單元陣列的存儲器陣列，其中存儲器單元陣列可以包括動態隨機存取存儲器(DRAM)和非易失性隨機存取存儲器(NVRAM)，并且存儲器陣列可以被配置為雙列直插式存儲器模塊(DIMM)；以及耦合到所述存儲器陣列的控制器，所述控制器可以用于控制所述存儲器陣列的刷新操作、所述存儲器陣列的糾錯操作、所述存儲器陣列的存儲器擦除操作以及所述陣列的損耗均衡控制操作的至少一種，并且所述控制器可以通過接口向主機設備提供與由所述控制器控制的操作有關的狀態信息，所述接口包括已從標準雙列直插式存儲器模塊引腳分配配置改用的多個連接。